JPH0787110A - 信号伝送用ｌｓｉ - Google Patents
信号伝送用ｌｓｉInfo
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- JPH0787110A JPH0787110A JP5230170A JP23017093A JPH0787110A JP H0787110 A JPH0787110 A JP H0787110A JP 5230170 A JP5230170 A JP 5230170A JP 23017093 A JP23017093 A JP 23017093A JP H0787110 A JPH0787110 A JP H0787110A
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- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/54—Systems for transmission via power distribution lines
- H04B3/548—Systems for transmission via power distribution lines the power on the line being DC
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B2203/00—Indexing scheme relating to line transmission systems
- H04B2203/54—Aspects of powerline communications not already covered by H04B3/54 and its subgroups
- H04B2203/5429—Applications for powerline communications
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- H04B2203/00—Indexing scheme relating to line transmission systems
- H04B2203/54—Aspects of powerline communications not already covered by H04B3/54 and its subgroups
- H04B2203/5462—Systems for power line communications
- H04B2203/547—Systems for power line communications via DC power distribution
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Abstract
(57)【要約】
【目的】 伝送路を介してマルチドロップ式に接続され
る各端末で、本質安全防爆（本安ともいう）条件を満た
しつつＬＳＩ化を図る。 【構成】 耐圧保護を要する第１の回路部１０Ａと、耐
圧保護を要しない第２の回路部１０Ｂとの分離構造と
し、第１の回路部１０Ａの出力端と第２の回路部１０Ｂ
の入力端を外部端子として設け、本安が不要なときは上
記２つの外部端子をＬＳＩ外部で直接接続し、本安が必
要なときは第１の回路部１０Ａの代わりに、過電圧阻止
用回路を第２の回路部１０Ｂの前段に接続する。
る各端末で、本質安全防爆（本安ともいう）条件を満た
しつつＬＳＩ化を図る。 【構成】 耐圧保護を要する第１の回路部１０Ａと、耐
圧保護を要しない第２の回路部１０Ｂとの分離構造と
し、第１の回路部１０Ａの出力端と第２の回路部１０Ｂ
の入力端を外部端子として設け、本安が不要なときは上
記２つの外部端子をＬＳＩ外部で直接接続し、本安が必
要なときは第１の回路部１０Ａの代わりに、過電圧阻止
用回路を第２の回路部１０Ｂの前段に接続する。
Description
【０００１】
【産業上の利用分野】この発明は、工業計測や制御等の
分野で、本質安全防爆（以下、単に本安ともいう）の条
件を満たすとともに、伝送路に接続された端末に直接電
源を供給しながら、信号を重畳させて端末間で交信する
ための大規模集積回路（ＬＳＩ）に関する。具体的には
現在ＩＥＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏ−ｔｅｃｈｎｉｃａｌ Ｃｏｍｍｉｓｓｉｏｎ：国
際電気標準会議）等の機関において標準化が進められて
いる、通信規格“フィールドバス”で使用して好適な信
号伝送用ＬＳＩに関する。
分野で、本質安全防爆（以下、単に本安ともいう）の条
件を満たすとともに、伝送路に接続された端末に直接電
源を供給しながら、信号を重畳させて端末間で交信する
ための大規模集積回路（ＬＳＩ）に関する。具体的には
現在ＩＥＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏ−ｔｅｃｈｎｉｃａｌ Ｃｏｍｍｉｓｓｉｏｎ：国
際電気標準会議）等の機関において標準化が進められて
いる、通信規格“フィールドバス”で使用して好適な信
号伝送用ＬＳＩに関する。
【０００２】
【従来の技術】（Ｉ）請求項１に対する従来技術 図５は出願人が先に提案した方式（特開平５−４１７０
９号：提案方式ともいう）の概要を説明するための説明
図である。同図において、Ｄは爆発性ガスが存在または
存在する危険性のある危険区域、Ｓはこのような危険の
ない安全区域を示す。本安ではこの危険区域Ｄに流入す
る電圧，電流を制限するため、その境界にツェナーバリ
ヤ（単に、バリヤともいう）３を配置している。
９号：提案方式ともいう）の概要を説明するための説明
図である。同図において、Ｄは爆発性ガスが存在または
存在する危険性のある危険区域、Ｓはこのような危険の
ない安全区域を示す。本安ではこの危険区域Ｄに流入す
る電圧，電流を制限するため、その境界にツェナーバリ
ヤ（単に、バリヤともいう）３を配置している。
【０００３】１対の電線からなる伝送線５に並列に接続
された端末７は、このバリヤ３を介して他の端末（マス
タ）６とも接続されており、伝送線５の両端には抵抗と
直流カットのためのコンデンサからなるターミネータ４
が接続されている。端末７はバリヤ３および伝送線５を
介して、定電圧源であるバス電源１より直流電源を供給
される。インダクタ２は、この直流分と端末が交信する
ときに発生する信号の交流分とを分離するために設けら
れている。端末（マスタ）６および端末７は、バス電源
１から供給される直流に信号を重畳させることにより、
信号を伝送するようにしている。
された端末７は、このバリヤ３を介して他の端末（マス
タ）６とも接続されており、伝送線５の両端には抵抗と
直流カットのためのコンデンサからなるターミネータ４
が接続されている。端末７はバリヤ３および伝送線５を
介して、定電圧源であるバス電源１より直流電源を供給
される。インダクタ２は、この直流分と端末が交信する
ときに発生する信号の交流分とを分離するために設けら
れている。端末（マスタ）６および端末７は、バス電源
１から供給される直流に信号を重畳させることにより、
信号を伝送するようにしている。
【０００４】図６に図５の提案方式で用いられる端末の
１例を示す（特開平５−４１７０９号，特願平５−２３
０６０号など参照）。図６において、１１，１４は演算
増幅器（オペアンプ）、１２は電圧リファレンス（正確
な定電圧を作るためのＩＣ回路）、１３は抵抗、１５，
１６はトライステートゲートを示している。また、ＴＸ
ＥＮは送信時にはハイレベル（Ｈ）、非送信時にはロー
レベル（Ｌ）となる制御信号、ＴＸＤはデータ信号をそ
れぞれ示す。
１例を示す（特開平５−４１７０９号，特願平５−２３
０６０号など参照）。図６において、１１，１４は演算
増幅器（オペアンプ）、１２は電圧リファレンス（正確
な定電圧を作るためのＩＣ回路）、１３は抵抗、１５，
１６はトライステートゲートを示している。また、ＴＸ
ＥＮは送信時にはハイレベル（Ｈ）、非送信時にはロー
レベル（Ｌ）となる制御信号、ＴＸＤはデータ信号をそ
れぞれ示す。
【０００５】すなわち、同図のＰ１点の電圧は２Ｖの電
圧リファレンス１２、その一定電圧（２Ｖ）をリファレ
ンス電圧とするオペアンプ１１等により、例えば常に
４．０Ｖに安定化され、これが各端末の内部電源として
利用される。トライステートゲート１６はＴＸＥＮをコ
ントロール信号として受け、これがＨのときは遮断（ハ
イインピーダンス）状態となり、Ｌのときは通常のバッ
ファとして作用する。同様に、トライステートゲート１
５はＴＸＥＮを反転させた信号をコントロール信号とし
て受け、これがＬのときは遮断状態となり、Ｈのときは
データ信号（ＴＸＤ）に応じてＨまたはＬとなる。
圧リファレンス１２、その一定電圧（２Ｖ）をリファレ
ンス電圧とするオペアンプ１１等により、例えば常に
４．０Ｖに安定化され、これが各端末の内部電源として
利用される。トライステートゲート１６はＴＸＥＮをコ
ントロール信号として受け、これがＨのときは遮断（ハ
イインピーダンス）状態となり、Ｌのときは通常のバッ
ファとして作用する。同様に、トライステートゲート１
５はＴＸＥＮを反転させた信号をコントロール信号とし
て受け、これがＬのときは遮断状態となり、Ｈのときは
データ信号（ＴＸＤ）に応じてＨまたはＬとなる。
【０００６】したがって、非送信時（ＴＸＥＮ信号がＬ
のとき）には、トライステートゲート１５の出力はハイ
インピーダンス、トライステートゲート１６の出力はＬ
となり、Ｐ２点の電圧を例えば４．４Ｖに安定化するよ
うな基準電圧を、オペアンプ１４に対して与える。この
とき、Ｐ１点とＰ２間の１００オームの抵抗１３を流れ
る電流は４ｍＡとなり、端末としては４ｍＡの電流を引
き込むことになる。
のとき）には、トライステートゲート１５の出力はハイ
インピーダンス、トライステートゲート１６の出力はＬ
となり、Ｐ２点の電圧を例えば４．４Ｖに安定化するよ
うな基準電圧を、オペアンプ１４に対して与える。この
とき、Ｐ１点とＰ２間の１００オームの抵抗１３を流れ
る電流は４ｍＡとなり、端末としては４ｍＡの電流を引
き込むことになる。
【０００７】一方、送信時すなわちＴＸＥＮ信号がＨの
ときは、トライステートゲート１６の出力はハイインピ
ーダンス、トライステートゲート１５の出力はデータ信
号（ＴＸＤ）に従ってＨまたはＬとなって、オペアンプ
１４に与える基準電圧を電圧リファレンス１２が作る２
Ｖの電圧を中心に振ることになる。オペアンプ１４はこ
の基準電圧に従い、Ｐ２の電圧を４．０５〜５．５５に
振るので、端末は８ｍＡを中心に１５ｍＡｐｐ（ｐｐ：
ｐｅａｋ−ｔｏ−ｐｅａｋ）の電流を伝送路より引き込
むことができる。
ときは、トライステートゲート１６の出力はハイインピ
ーダンス、トライステートゲート１５の出力はデータ信
号（ＴＸＤ）に従ってＨまたはＬとなって、オペアンプ
１４に与える基準電圧を電圧リファレンス１２が作る２
Ｖの電圧を中心に振ることになる。オペアンプ１４はこ
の基準電圧に従い、Ｐ２の電圧を４．０５〜５．５５に
振るので、端末は８ｍＡを中心に１５ｍＡｐｐ（ｐｐ：
ｐｅａｋ−ｔｏ−ｐｅａｋ）の電流を伝送路より引き込
むことができる。
【０００８】ところで、上述のような危険区域Ｄで使用
される端末の本安を満たす条件は、端末に供給される電
圧と流入する電流の関係が、電気火花による爆発性ガス
の点火限界値を越えないことである。この点火限界値は
端末に供給される電圧が低ければ低い程、流入する電流
を大きくすることができ、しかも伝送路より見たときに
端末内でエネルギー源となるインダクタンスや容量値
も、端末に供給される電圧が低ければ低い程大きな値ま
で使用可能となるので、端末の内部回路設計が容易とな
る。
される端末の本安を満たす条件は、端末に供給される電
圧と流入する電流の関係が、電気火花による爆発性ガス
の点火限界値を越えないことである。この点火限界値は
端末に供給される電圧が低ければ低い程、流入する電流
を大きくすることができ、しかも伝送路より見たときに
端末内でエネルギー源となるインダクタンスや容量値
も、端末に供給される電圧が低ければ低い程大きな値ま
で使用可能となるので、端末の内部回路設計が容易とな
る。
【０００９】また、伝送路より電源が供給される端末に
おいて本安を実現するには、伝送路より電源を形成する
電源回路をディスクリート部品で構成するとともに、電
源回路の出力端、つまり端末の内部電源供給入力端に、
ツェナーダイオードからなる過電圧阻止用回路を接続
し、この阻止用回路で規定される電圧値により端末の内
部回路への流入電流や、伝送線路から見たインダクタン
ス値や容量値を本安の設計条件としている。
おいて本安を実現するには、伝送路より電源を形成する
電源回路をディスクリート部品で構成するとともに、電
源回路の出力端、つまり端末の内部電源供給入力端に、
ツェナーダイオードからなる過電圧阻止用回路を接続
し、この阻止用回路で規定される電圧値により端末の内
部回路への流入電流や、伝送線路から見たインダクタン
ス値や容量値を本安の設計条件としている。
【００１０】一方、電源回路をＬＳＩ化する場合、ＬＳ
Ｉは本安の規定によって故障モードとして設計条件を立
てることになっているため、端末の内部回路には伝送線
路電圧値がそのまま印加されるものとして設計しなけれ
ばならない。そのため、伝送線路の電圧が高い場合は端
末の内部回路への流入電流や、伝送線路から見たインダ
クタンス値や容量値を大きくすることができず、線路に
接続し得る端末数の増大を図ることが困難となる。
Ｉは本安の規定によって故障モードとして設計条件を立
てることになっているため、端末の内部回路には伝送線
路電圧値がそのまま印加されるものとして設計しなけれ
ばならない。そのため、伝送線路の電圧が高い場合は端
末の内部回路への流入電流や、伝送線路から見たインダ
クタンス値や容量値を大きくすることができず、線路に
接続し得る端末数の増大を図ることが困難となる。
【００１１】（ＩＩ）請求項２に対する従来技術 端末内部回路の低消費電力化については、使用している
処理回路（ＣＰＵ）のクロックを停止するスリープモー
ド運転を行ない、ＣＰＵを間欠制御したり、論理回路に
供給する同期用クロックを低速にしたりする方法が知ら
れている。
処理回路（ＣＰＵ）のクロックを停止するスリープモー
ド運転を行ない、ＣＰＵを間欠制御したり、論理回路に
供給する同期用クロックを低速にしたりする方法が知ら
れている。
【００１２】
【発明が解決しようとする課題】（Ｉ）請求項１に対す
る課題 すなわち、従来の端末ではＬＳＩ化を図りつつ本安条件
を満足させるのが難しいという問題がある。したがっ
て、この発明の課題は容易に本安条件を満足させること
ができ、しかも本安条件が不必要な回路との兼用が可能
な信号伝送用ＬＳＩを提供することにある。 （ＩＩ）請求項２に対する課題 スリープモード運転を行なってＣＰＵを間欠動作させる
ものにおいては、クロックの安定発信までに数１０ｍｓ
掛かるため、動作レスポンスが遅いという問題がある。
また、同期用クロックを低速にする方法では、高速な伝
送信号には論理回路が追従できない、という問題があ
る。したがって、この発明の課題はこのような問題のな
い端末、特にその低消費電力化を図ることにある。
る課題 すなわち、従来の端末ではＬＳＩ化を図りつつ本安条件
を満足させるのが難しいという問題がある。したがっ
て、この発明の課題は容易に本安条件を満足させること
ができ、しかも本安条件が不必要な回路との兼用が可能
な信号伝送用ＬＳＩを提供することにある。 （ＩＩ）請求項２に対する課題 スリープモード運転を行なってＣＰＵを間欠動作させる
ものにおいては、クロックの安定発信までに数１０ｍｓ
掛かるため、動作レスポンスが遅いという問題がある。
また、同期用クロックを低速にする方法では、高速な伝
送信号には論理回路が追従できない、という問題があ
る。したがって、この発明の課題はこのような問題のな
い端末、特にその低消費電力化を図ることにある。
【００１３】
【課題を解決するための手段】（Ｉ）このような課題を
解決するため、第１の発明では、複数の端末間を伝送路
を介してマルチドロップ式に接続し、各端末へは伝送路
より電源を供給しつつ信号の伝送を行なう信号伝送用Ｌ
ＳＩにおいて、第１の外部端子より入力される電源を整
流する整流器とその出力をオン，オフする半導体スイッ
チとからなり、この半導体スイッチの制御用信号を入力
する第２の外部端子および半導体スイッチの出力端子と
しての第３の外部端子を持つ第１の回路部と、２つの電
圧安定化回路を有し、第１の電圧安定化回路の安定化電
源出力を抵抗を介して外部端子電位として外部へ引き出
し、第２の電圧安定化回路には前記外部端子電位を抵抗
分割した電位を一方の入力端子に与え、他方の入力端子
には伝送信号送信回路からの出力を入力し、かつ、前記
第２の電圧安定化回路の出力端を外部端子として持つ第
２の回路部とから構成し、本質安全防爆構造にするとき
は、前記第２の回路部の前段に過電圧抑制回路を接続す
ることを特徴としている。
解決するため、第１の発明では、複数の端末間を伝送路
を介してマルチドロップ式に接続し、各端末へは伝送路
より電源を供給しつつ信号の伝送を行なう信号伝送用Ｌ
ＳＩにおいて、第１の外部端子より入力される電源を整
流する整流器とその出力をオン，オフする半導体スイッ
チとからなり、この半導体スイッチの制御用信号を入力
する第２の外部端子および半導体スイッチの出力端子と
しての第３の外部端子を持つ第１の回路部と、２つの電
圧安定化回路を有し、第１の電圧安定化回路の安定化電
源出力を抵抗を介して外部端子電位として外部へ引き出
し、第２の電圧安定化回路には前記外部端子電位を抵抗
分割した電位を一方の入力端子に与え、他方の入力端子
には伝送信号送信回路からの出力を入力し、かつ、前記
第２の電圧安定化回路の出力端を外部端子として持つ第
２の回路部とから構成し、本質安全防爆構造にするとき
は、前記第２の回路部の前段に過電圧抑制回路を接続す
ることを特徴としている。
【００１４】（ＩＩ）第２の発明では、複数の端末間を
伝送路を介してマルチドロップ式に接続し、各端末へは
伝送路より電源を供給しつつ信号の伝送を行なう信号伝
送用ＬＳＩにおいて、伝送信号を受信して２値化する受
信回路部と、その出力を蓄積し蓄積値が所定のレベルを
越えたときのみクロック信号を論理回路及び処理回路部
に供給するゲート回路部とを設け、伝送信号を受けたと
きのみ前記論理回路及び処理回路部にクロック信号を供
給することを特徴としている。
伝送路を介してマルチドロップ式に接続し、各端末へは
伝送路より電源を供給しつつ信号の伝送を行なう信号伝
送用ＬＳＩにおいて、伝送信号を受信して２値化する受
信回路部と、その出力を蓄積し蓄積値が所定のレベルを
越えたときのみクロック信号を論理回路及び処理回路部
に供給するゲート回路部とを設け、伝送信号を受けたと
きのみ前記論理回路及び処理回路部にクロック信号を供
給することを特徴としている。
【００１５】
【作用】（Ｉ）請求項１に対する作用 伝送用ＬＳＩの内部を、耐圧保護を要する第１の回路部
と、耐圧保護を要しない第２の回路部との分離構造と
し、第１の回路部の出力端と第２の回路部の入力端をそ
れぞれ外部端子として設ける。そして、本安が不要な場
合は上記２つの外部端子をＬＳＩ外部で直接接続し、本
安が必要なときは第１の回路部の代わりにディスクリー
ト部品からなる過電圧阻止用回路を接続する。 （ＩＩ）請求項２に対する作用 クロック信号の発信回路には、伝送路の接続と同時に電
源が供給されるので、伝送路に敷設された後は発信状態
にあり、信号受信から発信安定化までの遅延時間は０で
受信動作を開始することができ、しかも受信信号が未到
来時には、発信回路からのクロックは端末内部の論理回
路やＣＰＵに供給されないので、低消費電力化を達成す
ることができる。
と、耐圧保護を要しない第２の回路部との分離構造と
し、第１の回路部の出力端と第２の回路部の入力端をそ
れぞれ外部端子として設ける。そして、本安が不要な場
合は上記２つの外部端子をＬＳＩ外部で直接接続し、本
安が必要なときは第１の回路部の代わりにディスクリー
ト部品からなる過電圧阻止用回路を接続する。 （ＩＩ）請求項２に対する作用 クロック信号の発信回路には、伝送路の接続と同時に電
源が供給されるので、伝送路に敷設された後は発信状態
にあり、信号受信から発信安定化までの遅延時間は０で
受信動作を開始することができ、しかも受信信号が未到
来時には、発信回路からのクロックは端末内部の論理回
路やＣＰＵに供給されないので、低消費電力化を達成す
ることができる。
【００１６】
【実施例】（Ｉ）請求項１に対する実施例 図１はこの発明の実施例を示す回路図で、本安不適用の
場合の例である。同図のＡ，Ａ’は伝送路に接続される
ＬＳＩの外部端子で、この外部端子に与えられる電源は
Ｄ１〜Ｄ４からなる整流器により整流され、Ｂ端子と接
地ＧＮＤ間には、整流された電源が現れる。Ｔｒ１，Ｔ
ｒ２はＣ端子より制御される半導体スイッチで、その出
力はＬＳＩの外部端子Ｄに現れる。これらにより、第１
の回路部１０Ａが構成される。
場合の例である。同図のＡ，Ａ’は伝送路に接続される
ＬＳＩの外部端子で、この外部端子に与えられる電源は
Ｄ１〜Ｄ４からなる整流器により整流され、Ｂ端子と接
地ＧＮＤ間には、整流された電源が現れる。Ｔｒ１，Ｔ
ｒ２はＣ端子より制御される半導体スイッチで、その出
力はＬＳＩの外部端子Ｄに現れる。これらにより、第１
の回路部１０Ａが構成される。
【００１７】ＩＣ２は第２の電圧安定化回路としてのオ
ペアンプで、その入力端（−）には抵抗Ｒ１，Ｒ２，Ｒ
３により分圧された電源が印加され、入力端（＋）には
送信回路１０１の出力が接続される。ＩＣ１は第１の電
圧安定化回路としてのオペアンプで、Ｐ２点の電位は電
圧リファレンス１２および抵抗Ｒ４，Ｒ５により、例え
ば４．０Ｖになるように安定化され、受信回路１００や
送信回路１０１等に対して電源電位を供給する。これら
により、第２の回路部１０Ｂが構成される。この第２の
回路部は図６と基本的に同じものであり、ＩＣ１，ＩＣ
２は図６の符号１１，１４に、またツェナーダイオード
ＺＤ１，抵抗Ｒ１は同じく符号１２，１３にそれぞれ対
応している。
ペアンプで、その入力端（−）には抵抗Ｒ１，Ｒ２，Ｒ
３により分圧された電源が印加され、入力端（＋）には
送信回路１０１の出力が接続される。ＩＣ１は第１の電
圧安定化回路としてのオペアンプで、Ｐ２点の電位は電
圧リファレンス１２および抵抗Ｒ４，Ｒ５により、例え
ば４．０Ｖになるように安定化され、受信回路１００や
送信回路１０１等に対して電源電位を供給する。これら
により、第２の回路部１０Ｂが構成される。この第２の
回路部は図６と基本的に同じものであり、ＩＣ１，ＩＣ
２は図６の符号１１，１４に、またツェナーダイオード
ＺＤ１，抵抗Ｒ１は同じく符号１２，１３にそれぞれ対
応している。
【００１８】また、この第２回路部のＰ１点の電位は、
送信回路１０１からの出力信号が与えられるオペアンプ
ＩＣ２などにより、或る電位に安定化される。つまり、
送信回路１０１からの‘１’，‘０’信号によって制御
されるが、その出力は抵抗Ｒ１を介して４．０Ｖの電位
につながっていることから、オペアンプＩＣ２が伝送路
より引き込む電流を、送信信号の‘１’，‘０’に対応
させることができる。ここでは、本安不適用とされるこ
とから、第１回路部と第２回路部とは、ＬＳＩの外部で
Ｄ−Ｄ’間、Ｃ−Ｃ’間およびＢ−Ｂ’間が直接接続さ
れる。なお、受信信号を伝送路から引き込むルートとし
てのＢ−Ｂ’間は、直流カット用コンデンサＣ１と電流
制限用抵抗Ｒ１０を介して接続される。
送信回路１０１からの出力信号が与えられるオペアンプ
ＩＣ２などにより、或る電位に安定化される。つまり、
送信回路１０１からの‘１’，‘０’信号によって制御
されるが、その出力は抵抗Ｒ１を介して４．０Ｖの電位
につながっていることから、オペアンプＩＣ２が伝送路
より引き込む電流を、送信信号の‘１’，‘０’に対応
させることができる。ここでは、本安不適用とされるこ
とから、第１回路部と第２回路部とは、ＬＳＩの外部で
Ｄ−Ｄ’間、Ｃ−Ｃ’間およびＢ−Ｂ’間が直接接続さ
れる。なお、受信信号を伝送路から引き込むルートとし
てのＢ−Ｂ’間は、直流カット用コンデンサＣ１と電流
制限用抵抗Ｒ１０を介して接続される。
【００１９】図２は本安適用時の例を示す回路図であ
る。同図からも明らかなように、ここでは伝送路がディ
スクリート部品からなる過電圧阻止用回路（端子Ｘ，
Ｘ’）３００に接続され、半導体スイッチＴＲ１１，Ｔ
Ｒ１２の制御端はオペアンプＩＣ２の出力端Ｃ’に接続
され、ツェナーダイオードＺＤ１０およびＺＤ１１によ
り過電圧を抑止される。また、半導体スイッチＴＲ１
１，ＴＲ１２の出力は端子Ｄ’に接続するとともに、ツ
ェナーダイオードＺＤ１２およびＺＤ１３により過電圧
を抑止しつつ第２の回路部１０Ｂに入力する。さらに、
端子Ｂ’は、ツェナーダイオードＺＤ１４およびＺＤ１
５により過電圧を抑止されつつ受信回路１００に接続さ
れる。こうして、ＬＳＩに対して過電圧抑止が行なわれ
るので、本安要件を満たすための設計は、ツェナーダイ
オードＺＤ１０〜ＺＤ１５で決まる抑止電圧で、その内
部回路を設計すれば良いことになる。
る。同図からも明らかなように、ここでは伝送路がディ
スクリート部品からなる過電圧阻止用回路（端子Ｘ，
Ｘ’）３００に接続され、半導体スイッチＴＲ１１，Ｔ
Ｒ１２の制御端はオペアンプＩＣ２の出力端Ｃ’に接続
され、ツェナーダイオードＺＤ１０およびＺＤ１１によ
り過電圧を抑止される。また、半導体スイッチＴＲ１
１，ＴＲ１２の出力は端子Ｄ’に接続するとともに、ツ
ェナーダイオードＺＤ１２およびＺＤ１３により過電圧
を抑止しつつ第２の回路部１０Ｂに入力する。さらに、
端子Ｂ’は、ツェナーダイオードＺＤ１４およびＺＤ１
５により過電圧を抑止されつつ受信回路１００に接続さ
れる。こうして、ＬＳＩに対して過電圧抑止が行なわれ
るので、本安要件を満たすための設計は、ツェナーダイ
オードＺＤ１０〜ＺＤ１５で決まる抑止電圧で、その内
部回路を設計すれば良いことになる。
【００２０】（ＩＩ）請求項２に対する実施例 図３はこの発明の他の実施例を示す回路図である。ここ
では、受信信号は直流カット用コンデンサＣ１９と、電
流制限用抵抗Ｒ１９を介して受信回路１００Ａのｂ点に
接続される。コンパレータＣＰは受信信号を２値化し、
さらにコンデンサＣ２６を含む平滑回路で平滑化し、抵
抗Ｒ２０，Ｒ２１、ダイオードＤ２０およびコンデンサ
Ｃ２０等よりなる積分回路に、キャリア信号として与え
られる。キャリア信号はこの積分回路で積分され、ゲー
トＧ１に入力される。ゲートＧ１は所定のしきい値を有
しており、積分回路出力が所定値以上になったときの
み、ＩＣ１９：発信子Ｘ１およびコンデンサＣ２２，Ｃ
２３等からなる発信回路からのクロック信号を、論理回
路及びＣＰＵ部２００に供給する。
では、受信信号は直流カット用コンデンサＣ１９と、電
流制限用抵抗Ｒ１９を介して受信回路１００Ａのｂ点に
接続される。コンパレータＣＰは受信信号を２値化し、
さらにコンデンサＣ２６を含む平滑回路で平滑化し、抵
抗Ｒ２０，Ｒ２１、ダイオードＤ２０およびコンデンサ
Ｃ２０等よりなる積分回路に、キャリア信号として与え
られる。キャリア信号はこの積分回路で積分され、ゲー
トＧ１に入力される。ゲートＧ１は所定のしきい値を有
しており、積分回路出力が所定値以上になったときの
み、ＩＣ１９：発信子Ｘ１およびコンデンサＣ２２，Ｃ
２３等からなる発信回路からのクロック信号を、論理回
路及びＣＰＵ部２００に供給する。
【００２１】図４に図３の各部波形を示す。いま、受信
データが図５（イ）に示すように「Ｌ」，「Ｈ」の電位
を繰り返すと、上記キャリア信号は受信信号がＬからＨ
へ変化するときは、積分回路の抵抗Ｒ２０，Ｒ２１の並
列抵抗分とコンデンサＣ２０で決まる時定数で充電され
る。一方、受信信号がＨからＬへ変化するときは、抵抗
Ｒ２１とコンデンサＣ２０で決まる時定数で放電される
ので、図５（ロ）のように充電動作は速く放電動作は遅
くなる。そして、受信信号が或る一定の時間「Ｌ」，
「Ｈ」の電位を繰り返すと、ゲートＧ１が図５（ハ）の
ようにオンとなり、これにより図５（ニ）に示すような
発信回路からのクロック信号が、論理回路及びＣＰＵ部
２００に供給されることになる。
データが図５（イ）に示すように「Ｌ」，「Ｈ」の電位
を繰り返すと、上記キャリア信号は受信信号がＬからＨ
へ変化するときは、積分回路の抵抗Ｒ２０，Ｒ２１の並
列抵抗分とコンデンサＣ２０で決まる時定数で充電され
る。一方、受信信号がＨからＬへ変化するときは、抵抗
Ｒ２１とコンデンサＣ２０で決まる時定数で放電される
ので、図５（ロ）のように充電動作は速く放電動作は遅
くなる。そして、受信信号が或る一定の時間「Ｌ」，
「Ｈ」の電位を繰り返すと、ゲートＧ１が図５（ハ）の
ようにオンとなり、これにより図５（ニ）に示すような
発信回路からのクロック信号が、論理回路及びＣＰＵ部
２００に供給されることになる。
【００２２】なお、受信信号がなくなると、積分回路で
は抵抗Ｒ２１と、コンデンサＣ２０によって決まる時定
数で放電が行なわれるので、ゲートＧ１はオフとなる。
こうして、受信信号が与えられたときのみ、論理回路及
びＣＰＵ部２００に対してクロック信号が与えられるの
で、消費電流を低減することが可能となる。
は抵抗Ｒ２１と、コンデンサＣ２０によって決まる時定
数で放電が行なわれるので、ゲートＧ１はオフとなる。
こうして、受信信号が与えられたときのみ、論理回路及
びＣＰＵ部２００に対してクロック信号が与えられるの
で、消費電流を低減することが可能となる。
【００２３】
【発明の効果】（Ｉ）この発明によれば、同一の回路を
用いて本安と非本安のいずれにも対処することができ、
融通性を持たせることができる。 （ＩＩ）この発明によれば、受信信号があるときのみ論
理回路およびＣＰＵ部を動作させることができるので、
受信信号のプリアンブル信号（データ信号に先立って発
生する回路立ち上げ用信号）を短くすることができて伝
送効率を向上させることが可能となり、低消費電力化を
実現し得る利点が得られる。
用いて本安と非本安のいずれにも対処することができ、
融通性を持たせることができる。 （ＩＩ）この発明によれば、受信信号があるときのみ論
理回路およびＣＰＵ部を動作させることができるので、
受信信号のプリアンブル信号（データ信号に先立って発
生する回路立ち上げ用信号）を短くすることができて伝
送効率を向上させることが可能となり、低消費電力化を
実現し得る利点が得られる。
【図１】本安を実施しない場合のこの発明の実施例を示
す回路図である。
す回路図である。
【図２】本安を行なう場合のこの発明の実施例を示す回
路図である。
路図である。
【図３】この発明の他の実施例を示す回路図である。
【図４】図３の動作を説明するための各部波形図であ
る。
る。
【図５】従来例を説明するための概要図である。
【図６】図５で用いられる端末例を示す回路図である。
１０Ａ…第１の回路部、１０Ｂ…第２の回路部、１０
０，１００Ａ…受信回路、２００…論理回路及びＣＰＵ
部、３００…過電圧阻止用回路、ＩＣ１，ＩＣ２…演算
増幅器（オペアンプ）。
０，１００Ａ…受信回路、２００…論理回路及びＣＰＵ
部、３００…過電圧阻止用回路、ＩＣ１，ＩＣ２…演算
増幅器（オペアンプ）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (2)
- 【請求項１】 複数の端末間を伝送路を介してマルチド
ロップ式に接続し、各端末へは伝送路より電源を供給し
つつ信号の伝送を行なう信号伝送用ＬＳＩにおいて、 第１の外部端子より入力される電源を整流する整流器と
その出力をオン，オフする半導体スイッチとからなり、
この半導体スイッチの制御用信号を入力する第２の外部
端子および半導体スイッチの出力端子としての第３の外
部端子を持つ第１の回路部と、 ２つの電圧安定化回路を有し、第１の電圧安定化回路の
安定化電源出力を抵抗を介して外部端子電位として外部
へ引き出し、第２の電圧安定化回路には前記外部端子電
位を抵抗分割した電位を一方の入力端子に与え、他方の
入力端子には伝送信号送信回路からの出力を入力し、か
つ、前記第２の電圧安定化回路の出力端を外部端子とし
て持つ第２の回路部とから構成し、 本質安全防爆構造にするときは、前記第２の回路部の前
段に過電圧抑制回路を接続することを特徴とする信号伝
送用ＬＳＩ。 - 【請求項２】 複数の端末間を伝送路を介してマルチド
ロップ式に接続し、各端末へは伝送路より電源を供給し
つつ信号の伝送を行なう信号伝送用ＬＳＩにおいて、 伝送信号を受信して２値化する受信回路部と、その出力
を蓄積し蓄積値が所定のレベルを越えたときのみクロッ
ク信号を論理回路及び処理回路部に供給するゲート回路
部とを設け、伝送信号を受けたときのみ前記論理回路及
び処理回路部にクロック信号を供給することを特徴とす
る信号伝送用ＬＳＩ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05230170A JP3123629B2 (ja) | 1993-09-16 | 1993-09-16 | 信号伝送用ｌｓｉ |
| US08/305,674 US5834861A (en) | 1993-09-16 | 1994-09-14 | LSI for signal transmission |
| EP94114535A EP0644665B1 (en) | 1993-09-16 | 1994-09-15 | LSI for signal transmission via power lines in a dangerous environment |
| DE69432848T DE69432848T2 (de) | 1993-09-16 | 1994-09-15 | LSI zur Signalübertragung über Versorgungsleitungen in gefährlicher Umgebung |
| BR9403599A BR9403599A (pt) | 1993-09-16 | 1994-09-16 | LSI para transmissão de sinais |
| AU73041/94A AU683909B2 (en) | 1993-09-16 | 1994-09-16 | LSI for signal transmission |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05230170A JP3123629B2 (ja) | 1993-09-16 | 1993-09-16 | 信号伝送用ｌｓｉ |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000190616A Division JP3235727B2 (ja) | 1993-09-16 | 2000-06-26 | 受信回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH0787110A true JPH0787110A (ja) | 1995-03-31 |
| JP3123629B2 JP3123629B2 (ja) | 2001-01-15 |
Family
ID=16903707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05230170A Expired - Fee Related JP3123629B2 (ja) | 1993-09-16 | 1993-09-16 | 信号伝送用ｌｓｉ |
Country Status (6)
| Country | Link |
|---|---|
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| EP (1) | EP0644665B1 (ja) |
| JP (1) | JP3123629B2 (ja) |
| AU (1) | AU683909B2 (ja) |
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| US7146230B2 (en) * | 1996-08-23 | 2006-12-05 | Fieldbus Foundation | Integrated fieldbus data server architecture |
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| US20050240286A1 (en) * | 2000-06-21 | 2005-10-27 | Glanzer David A | Block-oriented control system on high speed ethernet |
| WO2004093641A2 (en) | 2003-04-16 | 2004-11-04 | Drexel University | Acoustic blood analyzer for assessing blood properties |
| JP2007522883A (ja) * | 2004-02-18 | 2007-08-16 | アルディラ インコーポレイテッド | 屈曲性のあるゴルフシャフトの製造方法 |
| US7489977B2 (en) * | 2005-12-20 | 2009-02-10 | Fieldbus Foundation | System and method for implementing time synchronization monitoring and detection in a safety instrumented system |
| US8676357B2 (en) * | 2005-12-20 | 2014-03-18 | Fieldbus Foundation | System and method for implementing an extended safety instrumented system |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5019814A (en) * | 1987-05-13 | 1991-05-28 | Bently Nevada Corp. | Wireless data coupling system and method |
| JPH07105819B2 (ja) * | 1987-07-08 | 1995-11-13 | ファナック株式会社 | デジタル差動信号伝送装置 |
| FR2638919B1 (fr) * | 1988-11-04 | 1994-09-02 | Merlin Gerin | Automate de gestion technique de batiment a ligne bifilaire de transmission de donnees et d'energie |
| DE3907652A1 (de) * | 1989-03-09 | 1990-09-13 | Siemens Ag | Schaltungsanordnung zum uebertragen von binaeren signalen und energie ueber eine leitung |
| JP2892732B2 (ja) * | 1990-01-12 | 1999-05-17 | 株式会社日立製作所 | 集積回路装置 |
| US5307340A (en) * | 1991-04-02 | 1994-04-26 | The Furukawa Electric Co., Ltd. | Multipath transmission system with a troubleshooting arrangement for detecting failure |
| JP3021803B2 (ja) * | 1991-05-30 | 2000-03-15 | 富士電機株式会社 | 信号伝送方法 |
| JPH06104936A (ja) * | 1992-09-18 | 1994-04-15 | Hitachi Ltd | 信号伝送方法と信号伝送回路 |
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- 1993-09-16 JP JP05230170A patent/JP3123629B2/ja not_active Expired - Fee Related
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1994
- 1994-09-14 US US08/305,674 patent/US5834861A/en not_active Expired - Lifetime
- 1994-09-15 DE DE69432848T patent/DE69432848T2/de not_active Expired - Lifetime
- 1994-09-15 EP EP94114535A patent/EP0644665B1/en not_active Expired - Lifetime
- 1994-09-16 AU AU73041/94A patent/AU683909B2/en not_active Ceased
- 1994-09-16 BR BR9403599A patent/BR9403599A/pt not_active IP Right Cessation
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| DE69432848D1 (de) | 2003-07-31 |
| BR9403599A (pt) | 1995-07-25 |
| EP0644665B1 (en) | 2003-06-25 |
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| EP0644665A3 (en) | 1998-04-01 |
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