JPH0778754B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0778754B2 JPH0778754B2 JP62186336A JP18633687A JPH0778754B2 JP H0778754 B2 JPH0778754 B2 JP H0778754B2 JP 62186336 A JP62186336 A JP 62186336A JP 18633687 A JP18633687 A JP 18633687A JP H0778754 B2 JPH0778754 B2 JP H0778754B2
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- JP
- Japan
- Prior art keywords
- error
- bus
- circuit
- data
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Detection And Correction Of Errors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔概要〕 回路診断機能を持つ情報処理装置の改良に関し、 プロセッサ内の回路の動作チェックを簡単に行い得るよ
うにすること目的とし、 データ・バス上のデータを取り込むデータ・レジスタ
と、当該レジスタのデータのECCチェックを行うECC回路
と、アドレス・バス上のデータのパリティ・チェックを
行うパリティ・チェックと、BCC回路の検出したエラー
情報及びパリティ・チェッカの検出したエラー情報を記
憶するためのエラー・レジスタと、アクセス・ユニット
が自プロセッサか他プロセッサかを判別するバス監視回
路と、回路診断モード・フラグと、回路診断モード・フ
ラグが所定の論理値を持つ且つアクセス・ユニットが他
プロセッサである時にエラー・レジスタにエラー情報が
書き込まれるようにする手段と、回路診断モード・フラ
グが所定の論理値の場合にアクセス・ユニットの識別子
のビットを反転してアドレス・バス上に出力する手段と
を、プロセッサの中に設けた。
うにすること目的とし、 データ・バス上のデータを取り込むデータ・レジスタ
と、当該レジスタのデータのECCチェックを行うECC回路
と、アドレス・バス上のデータのパリティ・チェックを
行うパリティ・チェックと、BCC回路の検出したエラー
情報及びパリティ・チェッカの検出したエラー情報を記
憶するためのエラー・レジスタと、アクセス・ユニット
が自プロセッサか他プロセッサかを判別するバス監視回
路と、回路診断モード・フラグと、回路診断モード・フ
ラグが所定の論理値を持つ且つアクセス・ユニットが他
プロセッサである時にエラー・レジスタにエラー情報が
書き込まれるようにする手段と、回路診断モード・フラ
グが所定の論理値の場合にアクセス・ユニットの識別子
のビットを反転してアドレス・バス上に出力する手段と
を、プロセッサの中に設けた。
本発明は、回路診断機能を持つ情報処理装置の改良に関
するものである。
するものである。
従来、プロセッサの回路動作チェックは、プロセッサを
動作させるクロックが正常に出ているかをチェックし、
次にプロセッサ内のレジスタのアクセス・チェックを行
い、それから各種の機能テストを行っていた。例えば、
ECC機能のテストを行う場合、データ・レジスタにデー
タをセットし、チェック・コードをECC回路によって生
成し、データとチェック・コードを一緒にシステム・ス
トレッジにライトする。チェック・コードを生成した
時、チェック・コードが正しく生成されているか否のチ
ェックを行う。データとチェック・コードをシステム・
ストレッジにライトした後、システム・ストレッジのデ
ータをリードし、リード・データをECC回路でECCチェッ
クし、ECCチェック後のデータ（チェック・コードを除
く）と保存して置いたデータとが一致するか否かのチェ
ックを行う。
動作させるクロックが正常に出ているかをチェックし、
次にプロセッサ内のレジスタのアクセス・チェックを行
い、それから各種の機能テストを行っていた。例えば、
ECC機能のテストを行う場合、データ・レジスタにデー
タをセットし、チェック・コードをECC回路によって生
成し、データとチェック・コードを一緒にシステム・ス
トレッジにライトする。チェック・コードを生成した
時、チェック・コードが正しく生成されているか否のチ
ェックを行う。データとチェック・コードをシステム・
ストレッジにライトした後、システム・ストレッジのデ
ータをリードし、リード・データをECC回路でECCチェッ
クし、ECCチェック後のデータ（チェック・コードを除
く）と保存して置いたデータとが一致するか否かのチェ
ックを行う。
従来の方法では、回路動作のチェックのためには自プロ
セッサを動かさなければならず、エラーが発生した場
合、チェックすべき回路が原因かそれとも他の部分が原
因かわかりにくいため、回路動作のチェックに時間がか
かるといった問題を生じていた。
セッサを動かさなければならず、エラーが発生した場
合、チェックすべき回路が原因かそれとも他の部分が原
因かわかりにくいため、回路動作のチェックに時間がか
かるといった問題を生じていた。
本発明は、この点に鑑みて創作されたものであって、プ
ロセッサ内の回路の動作チェックを簡単に行い得るよう
な情報処理装置を提供することを目的としている。
ロセッサ内の回路の動作チェックを簡単に行い得るよう
な情報処理装置を提供することを目的としている。
そしてそのため、本発明の情報処理装置は、 プロセッサとバスとを具備する情報処理装置であって、 前記プロセッサは、 前記バス上のアクセス・ユニット識別子を判別するバス
監視手段と、 前記バス上のデータのエラーを検出するエラー検出手段
と、 前記エラー検出手段の検出したエラー情報を記憶するた
めのエラー情報記憶手段と、 テスト・モード時に前記バス監視手段によってアクセス
・ユニットが自プロセッサでないと判断された場合、前
記エラー検出手段から出力されるエラー情報が前記エラ
ー情報記憶手段に書き込まれるようにする手段と、 テスト・モード時に自プロセッサのアクセスユニット識
別子以外のアクセス・ユニット識別子をバス上に送出す
る手段とを有する ことを特徴とするものである。
監視手段と、 前記バス上のデータのエラーを検出するエラー検出手段
と、 前記エラー検出手段の検出したエラー情報を記憶するた
めのエラー情報記憶手段と、 テスト・モード時に前記バス監視手段によってアクセス
・ユニットが自プロセッサでないと判断された場合、前
記エラー検出手段から出力されるエラー情報が前記エラ
ー情報記憶手段に書き込まれるようにする手段と、 テスト・モード時に自プロセッサのアクセスユニット識
別子以外のアクセス・ユニット識別子をバス上に送出す
る手段とを有する ことを特徴とするものである。
第１図は本発明の情報処理装置の概要を示す図である。
データ・バス１と、アドレス・バス２と、自プロセッサ
P1と、他プロセッサP2と、システム・ストレッジ８は、
情報処理システムを構成している。
データ・バス１と、アドレス・バス２と、自プロセッサ
P1と、他プロセッサP2と、システム・ストレッジ８は、
情報処理システムを構成している。
自プロセッサP1は、データ・バス上のデータを取り込む
データ・レジスタ５と、データ・レジスタ５のデータの
エラー検出訂正を行うエラー検出訂正回路６と、アドレ
ス・バス上のアドレス・データのパリティ・チェックを
行うパリティ・チェッカ４と、エラー検出訂正回路６の
検出したエラー情報およびパリティ・チェッカ４の検出
したエラー情報を記憶するためのエラー・レジスタ７
と、アドレス・バス上におけるアクセス・ユニットの識
別子情報に従ってアクセス・ユニットが自プロセッサか
他プロセッサかを判別するバス監視回路３と、回路診断
モード・フラグTESTMと、回路診断モード・フラグTESTM
が所定の論理値を持ち且つバス監視回路３によってアク
セス・ユニットが他プロセッサであると判断された時
に、エラー・レジスタ７にエラー情報が書き込まれるよ
うにする手段M1と、回路診断モード・フラグTESTMが所
定の論理値の場合にアクセス・ユニットの識別子のビッ
トを反転してアドレス・バス上に出力する手段M2とを有
している。
データ・レジスタ５と、データ・レジスタ５のデータの
エラー検出訂正を行うエラー検出訂正回路６と、アドレ
ス・バス上のアドレス・データのパリティ・チェックを
行うパリティ・チェッカ４と、エラー検出訂正回路６の
検出したエラー情報およびパリティ・チェッカ４の検出
したエラー情報を記憶するためのエラー・レジスタ７
と、アドレス・バス上におけるアクセス・ユニットの識
別子情報に従ってアクセス・ユニットが自プロセッサか
他プロセッサかを判別するバス監視回路３と、回路診断
モード・フラグTESTMと、回路診断モード・フラグTESTM
が所定の論理値を持ち且つバス監視回路３によってアク
セス・ユニットが他プロセッサであると判断された時
に、エラー・レジスタ７にエラー情報が書き込まれるよ
うにする手段M1と、回路診断モード・フラグTESTMが所
定の論理値の場合にアクセス・ユニットの識別子のビッ
トを反転してアドレス・バス上に出力する手段M2とを有
している。
回路診断モード・フラグTESTMが所定の論理値例えば論
理「１」の状態の下で、他のプロセッサP2がシステム・
ストレッジ８にデータを書き込む動作を行う場合を想定
する。アドレス・バス上のデータは、アクセス・ユニッ
ト識別子とアドレスとにより構成されている。アクセス
・ユニット識別子はバス監視回路３に取り込まれ、バス
監視回路３によりアクセス・ユニットが自プロセッサか
他プロセッサかが判断される。この場合は他のプロセッ
サP2であるので、手段M1はエラー・レジスタ７に対して
書込イネーブル信号を与える。アドレス・バス２のアド
レスはパリティ・チェッカ４によってパリティ・チェッ
クされ、パリティ・エラーが発生すると、パリティ・エ
ラー情報がエラー・レジスタ７に書き込まれる。データ
・パス１のデータはデータとチェック・コードより構成
されている。データ・バス１上のデータはデータ・レジ
スタ５に取り込まれ、データ・レジスタ５のデータはエ
ラー検出訂正回路６によってECCチェックされる。エラ
ー検出訂正回路６によって１ビット・エラー又は２ビッ
ト・エラーが検出されると、エラー情報がエラー・レジ
スタ７に書き込まれる。
理「１」の状態の下で、他のプロセッサP2がシステム・
ストレッジ８にデータを書き込む動作を行う場合を想定
する。アドレス・バス上のデータは、アクセス・ユニッ
ト識別子とアドレスとにより構成されている。アクセス
・ユニット識別子はバス監視回路３に取り込まれ、バス
監視回路３によりアクセス・ユニットが自プロセッサか
他プロセッサかが判断される。この場合は他のプロセッ
サP2であるので、手段M1はエラー・レジスタ７に対して
書込イネーブル信号を与える。アドレス・バス２のアド
レスはパリティ・チェッカ４によってパリティ・チェッ
クされ、パリティ・エラーが発生すると、パリティ・エ
ラー情報がエラー・レジスタ７に書き込まれる。データ
・パス１のデータはデータとチェック・コードより構成
されている。データ・バス１上のデータはデータ・レジ
スタ５に取り込まれ、データ・レジスタ５のデータはエ
ラー検出訂正回路６によってECCチェックされる。エラ
ー検出訂正回路６によって１ビット・エラー又は２ビッ
ト・エラーが検出されると、エラー情報がエラー・レジ
スタ７に書き込まれる。
回路診断モード・フラグTESTMが所定の論理値例えば論
理「１」の状態の下で、自プロセッサP1がシステム・ス
トレッジ８にデータを書き込む動作を行う場合を想定す
る。この場合には、手段M2がアクセス・ユニットの識別
子（自プロセッサP1の識別子）の１ビットを反転して、
アドレス・パス２に出力する。
理「１」の状態の下で、自プロセッサP1がシステム・ス
トレッジ８にデータを書き込む動作を行う場合を想定す
る。この場合には、手段M2がアクセス・ユニットの識別
子（自プロセッサP1の識別子）の１ビットを反転して、
アドレス・パス２に出力する。
第２図は本発明によるチェック機能を説明する図であ
る。同図において、P1は自プロセッサ、P2は他プロセッ
サ、１はデータ・バス、２はアドレス・バス、３はバス
監視回路、４はパリティ・チェッカ、５はデータ・レジ
スタ、６はECC回路（エラー検出訂正回路）、７はエラ
ー・レジスタ、８はシステム・ストレッジ、９はOR回
路、10はAND回路、TESTMは回路診断モード・フラグをそ
れぞれ示している。
る。同図において、P1は自プロセッサ、P2は他プロセッ
サ、１はデータ・バス、２はアドレス・バス、３はバス
監視回路、４はパリティ・チェッカ、５はデータ・レジ
スタ、６はECC回路（エラー検出訂正回路）、７はエラ
ー・レジスタ、８はシステム・ストレッジ、９はOR回
路、10はAND回路、TESTMは回路診断モード・フラグをそ
れぞれ示している。
データ・バス１には、データとチェック・コードとが流
れる。アドレス・バス２には、アドレスとアクセス・ユ
ニットの識別子が流れる。アドレスにはバイト単位でパ
リティが付加されており、アクセス・ユニットの識別子
にもパリティが付加されている。バス監視回路３は、ア
ドレス・バス２上のアクセス・ユニットの識別子を判断
し、アクセス・ユニットが自プロセッサか、他プロセッ
サかを判断する。パリティ・チェッカ４はアドレス・バ
ス２を流れるデータのパリティが正しいか否かを判断す
る。データ・レジスタ５には、データ・バス２を流れる
データが取り込まれる。ECC回路６は、データ・レジス
タ５のデータのECCチェックを行う。OR回路９の出力が
オンの状態であることを条件にして、エラー・レジスタ
７にエラー情報がセットされる。エラー・レジスタ７の
中には、パリティ・チェッカ４からのパリティ・エラー
を記憶する領域、ECC回路６からの１ビット・エラーを
記憶する領域、ECC回路６からの２ビット・エラーを記
憶する領域などが存在する。バス監視回路３によって、
アクセス・ユニット（システム・ストレッジ８に対す
る）が自プロセッサであると判断された場合には、OR回
路９の上側入力に論理「１」信号が入力される。OR回路
９の下側入力にはAND回路10の出力が印加される。バス
監視回路によってアクセス・ユニットが他プロセッサで
あると判断された場合にはAND回路10の上側入力に論理
「１」が印加され、AND回路10の下側入力には回路診断
モード信号TESTMが印加される。回路診断モード信号TES
TMは回路診断モード状態のときに論理「１」とされる。
回路診断モード信号TESTMに対応して回路診断モード用
フリップ・フロップ（図示せず）が設置されており、他
のプロセッサP2はこの回路診断モード用フリップ・フロ
ップの状態を変更することが出来る。
れる。アドレス・バス２には、アドレスとアクセス・ユ
ニットの識別子が流れる。アドレスにはバイト単位でパ
リティが付加されており、アクセス・ユニットの識別子
にもパリティが付加されている。バス監視回路３は、ア
ドレス・バス２上のアクセス・ユニットの識別子を判断
し、アクセス・ユニットが自プロセッサか、他プロセッ
サかを判断する。パリティ・チェッカ４はアドレス・バ
ス２を流れるデータのパリティが正しいか否かを判断す
る。データ・レジスタ５には、データ・バス２を流れる
データが取り込まれる。ECC回路６は、データ・レジス
タ５のデータのECCチェックを行う。OR回路９の出力が
オンの状態であることを条件にして、エラー・レジスタ
７にエラー情報がセットされる。エラー・レジスタ７の
中には、パリティ・チェッカ４からのパリティ・エラー
を記憶する領域、ECC回路６からの１ビット・エラーを
記憶する領域、ECC回路６からの２ビット・エラーを記
憶する領域などが存在する。バス監視回路３によって、
アクセス・ユニット（システム・ストレッジ８に対す
る）が自プロセッサであると判断された場合には、OR回
路９の上側入力に論理「１」信号が入力される。OR回路
９の下側入力にはAND回路10の出力が印加される。バス
監視回路によってアクセス・ユニットが他プロセッサで
あると判断された場合にはAND回路10の上側入力に論理
「１」が印加され、AND回路10の下側入力には回路診断
モード信号TESTMが印加される。回路診断モード信号TES
TMは回路診断モード状態のときに論理「１」とされる。
回路診断モード信号TESTMに対応して回路診断モード用
フリップ・フロップ（図示せず）が設置されており、他
のプロセッサP2はこの回路診断モード用フリップ・フロ
ップの状態を変更することが出来る。
回路診断モード信号TESTM＝１の時の動作について説明
する。バス監視回路３によって他プロセッサのアクセス
であると判ったた場合、他プロセッサP2のシステム・ス
トレッジ８に対するライト・データをデータ・レジスタ
５に取り込み、ECC回路６でECCチェックを行い、その結
果をエラー・レジスタ７に表示する。また、そのアクセ
ス・アドレスのパリティをパリティ・チェッカ４でチェ
ックし、エラー・レジスタ７に表示する。この機能によ
り、自プロセッサP1を動かすことなく他プロセッサP2が
様々なデータ・パターンをシステム・ストレッジ８に書
込むことにより、ECC回路６のエラー検出・訂正機能の
チェックをすることが出来る。また、他プロセッサP2が
アドレス・パリティを崩してアクセスすることによっ
て、自プロセッサP1のパリティ・チェッカ４の機能をチ
ェックすることができる。
する。バス監視回路３によって他プロセッサのアクセス
であると判ったた場合、他プロセッサP2のシステム・ス
トレッジ８に対するライト・データをデータ・レジスタ
５に取り込み、ECC回路６でECCチェックを行い、その結
果をエラー・レジスタ７に表示する。また、そのアクセ
ス・アドレスのパリティをパリティ・チェッカ４でチェ
ックし、エラー・レジスタ７に表示する。この機能によ
り、自プロセッサP1を動かすことなく他プロセッサP2が
様々なデータ・パターンをシステム・ストレッジ８に書
込むことにより、ECC回路６のエラー検出・訂正機能の
チェックをすることが出来る。また、他プロセッサP2が
アドレス・パリティを崩してアクセスすることによっ
て、自プロセッサP1のパリティ・チェッカ４の機能をチ
ェックすることができる。
第３図は本発明によるアクセス・ユニットの識別子の反
転を説明する図である。同図において、11と12はAND回
路、13はOR回路、14はドライバ、15はインバータ回路を
それぞれ示している。回路診断モード信号TESTMが論理
「１」の場合は、アクセス・ユニットの識別子（アドレ
ス）の内の１ビットが反転され、OR回路13およびドライ
バ14を介してアドレス・バス２上に出力される。回路診
断モード信号TESTMが論理「１」でない場合には、アク
セス・ユニットの識別子はそのままアドレス・バス２上
に出力される。
転を説明する図である。同図において、11と12はAND回
路、13はOR回路、14はドライバ、15はインバータ回路を
それぞれ示している。回路診断モード信号TESTMが論理
「１」の場合は、アクセス・ユニットの識別子（アドレ
ス）の内の１ビットが反転され、OR回路13およびドライ
バ14を介してアドレス・バス２上に出力される。回路診
断モード信号TESTMが論理「１」でない場合には、アク
セス・ユニットの識別子はそのままアドレス・バス２上
に出力される。
第３図において、回路診断モード信号TESTMが論理
「１」の場合の動作について説明する。自プロセッサP1
がシステム・ストレッジ８のアクセスを行った場合、ア
クセス・ユニットの識別子の１ビットが強制的に反転さ
れるので、アドレス・パリティ・エラーやプライオリテ
ィ・エラーが発生する。それを調べることにより、アド
レス・パリティ・チェッカの機能、アドレス・パリティ
・エラー、アクセス・プラィオリティ・エラーが正常に
自プロセッサP1に取り込まれているか否かを確認をする
ことができる。
「１」の場合の動作について説明する。自プロセッサP1
がシステム・ストレッジ８のアクセスを行った場合、ア
クセス・ユニットの識別子の１ビットが強制的に反転さ
れるので、アドレス・パリティ・エラーやプライオリテ
ィ・エラーが発生する。それを調べることにより、アド
レス・パリティ・チェッカの機能、アドレス・パリティ
・エラー、アクセス・プラィオリティ・エラーが正常に
自プロセッサP1に取り込まれているか否かを確認をする
ことができる。
以上の説明から明らかなように、本発明によれば、プロ
セッサに回路診断モード・フラグを設けることにより、
他プロセッサによるECC回路のチェック機能、他プロセ
ッサによるアドレス・パリティ・チェッカのチェック機
能、自プロセッサがシステム・ストレッジをアクセスす
る際のアドレス・パリティ・エラー検出チェック機能、
自プロセッサがシステム・ストレッジをアクセスする際
のプライオリティ検出チェック機能を実現することが出
来るので、障害調査が容易になり、システム立ち上げ前
の他プロセッサからのチェックが容易になる。
セッサに回路診断モード・フラグを設けることにより、
他プロセッサによるECC回路のチェック機能、他プロセ
ッサによるアドレス・パリティ・チェッカのチェック機
能、自プロセッサがシステム・ストレッジをアクセスす
る際のアドレス・パリティ・エラー検出チェック機能、
自プロセッサがシステム・ストレッジをアクセスする際
のプライオリティ検出チェック機能を実現することが出
来るので、障害調査が容易になり、システム立ち上げ前
の他プロセッサからのチェックが容易になる。
第１図は本発明の情報処理装置の概要を示す図、第２図
は本発明によるチェック機能を説明する図、第３図は本
発明によるアクセス・ユニットの識別子の反転を説明す
る図である。 P1……自プロセッサ、P2……他プロセッサ、１……デー
タ・バス、２……アドレス・バス、３……バス監視回
路、４……パリティ・チェッカ、５……データ・レジス
タ、６……ECC回路、７……エラー・レジスタ、８……
システム・ストレッジ、９……OR回路、10……AND回
路、TESTM……回路診断モード・フラグ、11と12……AND
回路、13……OR回路、14……ドライバ、15……インバー
タ回路。
は本発明によるチェック機能を説明する図、第３図は本
発明によるアクセス・ユニットの識別子の反転を説明す
る図である。 P1……自プロセッサ、P2……他プロセッサ、１……デー
タ・バス、２……アドレス・バス、３……バス監視回
路、４……パリティ・チェッカ、５……データ・レジス
タ、６……ECC回路、７……エラー・レジスタ、８……
システム・ストレッジ、９……OR回路、10……AND回
路、TESTM……回路診断モード・フラグ、11と12……AND
回路、13……OR回路、14……ドライバ、15……インバー
タ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神阪 裕士 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 阿保 憲一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野々村 一泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 武居 正善 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 西町 良市 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】プロセッサとバスとを具備する情報処理装
置であって、 前記プロセッサは、 前記バス上のアクセス・ユニット識別子を判別するバス
監視手段と、 前記バス上のデータのエラーを検出するエラー検出手段
と、 前記エラー検出手段の検出したエラー情報を記憶するた
めのエラー情報記憶手段と、 テスト・モード時に前記バス監視手段によってアクセス
・ユニットが自プロセッサでないと判断された場合、前
記エラー検出手段から出力されるエラー情報が前記エラ
ー情報記憶手段に書き込まれるようにする手段と、 テスト・モード時に自プロセッサのアクセスユニット識
別子以外のアクセス・ユニット識別子をバス上に送出す
る手段とを有する ことを特徴とする情報処理装置。 - 【請求項２】前記バスは、データ・バスとアドレス・バ
スとを持ち、 前記エラー検出手段は、前記データ・バス上のデータの
エラー検出訂正を行うエラー検出訂正手段と、前記アド
レス・バス上のアドレス・データのエラーを検出するパ
リティ・チェック手段とから構成される ことを特徴とする特許請求の範囲（１）記載の情報処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62186336A JPH0778754B2 (ja) | 1987-07-24 | 1987-07-24 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62186336A JPH0778754B2 (ja) | 1987-07-24 | 1987-07-24 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6429944A JPS6429944A (en) | 1989-01-31 |
| JPH0778754B2 true JPH0778754B2 (ja) | 1995-08-23 |
Family
ID=16186565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62186336A Expired - Lifetime JPH0778754B2 (ja) | 1987-07-24 | 1987-07-24 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778754B2 (ja) |
-
1987
- 1987-07-24 JP JP62186336A patent/JPH0778754B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6429944A (en) | 1989-01-31 |
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