JPH0769392B2 - 論理回路の故障箇所推定方法 - Google Patents
論理回路の故障箇所推定方法Info
- Publication number
- JPH0769392B2 JPH0769392B2 JP62064156A JP6415687A JPH0769392B2 JP H0769392 B2 JPH0769392 B2 JP H0769392B2 JP 62064156 A JP62064156 A JP 62064156A JP 6415687 A JP6415687 A JP 6415687A JP H0769392 B2 JPH0769392 B2 JP H0769392B2
- Authority
- JP
- Japan
- Prior art keywords
- failure
- test pattern
- location
- logic circuit
- test
- Prior art date
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- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔概 要〕 試験用テストパターン(P0)により論理回路の故障出力ピ
ンを検出した場合に、試験用テストパターン(P0)の故障
出力ピンの出力期待値のみを故障であると判定されない
様にドントケア（Don′t Care）にした第１の試験用テ
ストパターン(P1)を形成し、前記試験用テストパターン
(P0)の故障出力ピン以外の出力ピンの出力期待値を故障
であると判定されない様にドントケア（Don′t Care）
にした第２のテストパターン(P2)を形成して自動編集
し、これらのテストパターンをこの順で連結したテスト
パターン(P1＋P2)を故障シミュレータ（同一箇所を２度
以上検出しない機能を有する）によりシミュレーション
して故障箇所を検出し、この結果、第２のテストパター
ンを故障シミュレーションして得られた故障箇所を故障
候補として推定し、これにより、推定時間を短縮し且つ
推定箇所の的中率を高くしたものである。
ンを検出した場合に、試験用テストパターン(P0)の故障
出力ピンの出力期待値のみを故障であると判定されない
様にドントケア（Don′t Care）にした第１の試験用テ
ストパターン(P1)を形成し、前記試験用テストパターン
(P0)の故障出力ピン以外の出力ピンの出力期待値を故障
であると判定されない様にドントケア（Don′t Care）
にした第２のテストパターン(P2)を形成して自動編集
し、これらのテストパターンをこの順で連結したテスト
パターン(P1＋P2)を故障シミュレータ（同一箇所を２度
以上検出しない機能を有する）によりシミュレーション
して故障箇所を検出し、この結果、第２のテストパター
ンを故障シミュレーションして得られた故障箇所を故障
候補として推定し、これにより、推定時間を短縮し且つ
推定箇所の的中率を高くしたものである。
本発明は論理回路の故障箇所推定方法である。
従来の論理回路の故障箇所推定方法としては、試験の故
障情報をもとに論理回路図を追っていくという全作業が
人手の作業であるもの、また、論理シミュレータを使用
して論理回路内の状態を参考にして推定していくものが
あるが、推定作業に要する時間が多く、しかも、推定箇
所の的中率が低いという問題点があった。
障情報をもとに論理回路図を追っていくという全作業が
人手の作業であるもの、また、論理シミュレータを使用
して論理回路内の状態を参考にして推定していくものが
あるが、推定作業に要する時間が多く、しかも、推定箇
所の的中率が低いという問題点があった。
従って、本発明の目的は、推定作業の時間が短かく且つ
推定箇所の的中率が高い論理回路の故障箇所推定方法を
提供することにある。
推定箇所の的中率が高い論理回路の故障箇所推定方法を
提供することにある。
上述の問題点を解決するための手段を第１図を参照して
説明する。第１図において、論理回路１の故障出力ピン
はテスタ２によって検出される。この場合、テスタ２は
テストパターンファイル３のたとえば第２図（Ａ）に示
す試験用テストパターンP0により論理回路１の測定を行
ない、その測定結果である故障出力ピンを故障情報ファ
イル４に書込む。このようにして、テスタ２による作業
が終了して故障出力ピンが存在する場合には、故障推定
装置（コンピュータ）５により故障箇所の推定を行う。
故障推定装置５はテストパターンの自動編集プログラム
および故障シミュレーションプログラムを内蔵してい
る。テストパターンの自動編集は、第２図（Ａ）に示す
試験用テストパターンP0において斜線部分が故障出力ピ
ンであると仮定すると、試験用テストパターンP0の故障
出力ピンの出力期待値のみを故障であると判定されない
様に“X"即ちドントケア（Don′t Care）にした第２図
（Ｂ）に示す第１のテストパターンP1を形成し、また、
試験用テストパターンP0の故障出力ピン以外の出力ピン
の出力期待値を故障であると判定されない様に“X"即ち
ドントケア（Don′t Care）にした第２図（Ｃ）に示す
第２のテストパターン(P2)を形成し、これらを第２図
（Ｄ）に示す一連のテストパターン(P1＋P2)とする。ま
た、故障シミュレーションは、これらのテストパターン
P1＋P2に対して順次実行され、そして、故障箇所（端
子）が検出される。ここで、故障シミュレーションは同
一箇所を２度以上故障箇所として検出しないことを条件
に実行される。この結果、第２のテストパターンP2をシ
ミュレーションした結果得られた故障箇所を故障候補と
して推定するようにしたものである。
説明する。第１図において、論理回路１の故障出力ピン
はテスタ２によって検出される。この場合、テスタ２は
テストパターンファイル３のたとえば第２図（Ａ）に示
す試験用テストパターンP0により論理回路１の測定を行
ない、その測定結果である故障出力ピンを故障情報ファ
イル４に書込む。このようにして、テスタ２による作業
が終了して故障出力ピンが存在する場合には、故障推定
装置（コンピュータ）５により故障箇所の推定を行う。
故障推定装置５はテストパターンの自動編集プログラム
および故障シミュレーションプログラムを内蔵してい
る。テストパターンの自動編集は、第２図（Ａ）に示す
試験用テストパターンP0において斜線部分が故障出力ピ
ンであると仮定すると、試験用テストパターンP0の故障
出力ピンの出力期待値のみを故障であると判定されない
様に“X"即ちドントケア（Don′t Care）にした第２図
（Ｂ）に示す第１のテストパターンP1を形成し、また、
試験用テストパターンP0の故障出力ピン以外の出力ピン
の出力期待値を故障であると判定されない様に“X"即ち
ドントケア（Don′t Care）にした第２図（Ｃ）に示す
第２のテストパターン(P2)を形成し、これらを第２図
（Ｄ）に示す一連のテストパターン(P1＋P2)とする。ま
た、故障シミュレーションは、これらのテストパターン
P1＋P2に対して順次実行され、そして、故障箇所（端
子）が検出される。ここで、故障シミュレーションは同
一箇所を２度以上故障箇所として検出しないことを条件
に実行される。この結果、第２のテストパターンP2をシ
ミュレーションした結果得られた故障箇所を故障候補と
して推定するようにしたものである。
上述の手段によれば、第１のテストパターンP1を故障シ
ミュレーションした結果、故障箇所として検出されない
箇所（端子）のみが第２のテストパターンP2の故障シミ
ュレーション対象となり、故障候補を絞ることができ
る。つまり、第３図の故障ベン図を参照すると、故障出
力ピンの出力期待値を故障であると判定されない様に
“X"即ちドントケア（Don′t Care）にした第１のテス
トパターンP1の故障シミュレーションで故障箇所とされ
るのは枠P1内であり、従って、故障出力ピンに対する故
障箇所は枠P1外にある第１のテストパターンP1の故障シ
ミュレーションをパスした箇所に推定される。従って、
故障出力ピン以外の出力ピンを故障であると判定されな
い様に“X"即ちドントケア（Don′t Care）にした第２
のテストパターンP2の故障シミュレーションで故障とさ
れた箇所（斜線部分）が故障箇所と推定される。この場
合、第２のテストパターンP2の故障シミュレーションの
結果、故障箇所と推定される枠P2の範囲より斜線部分は
小さい。つまり、故障箇所が絞られたことを意味する。
ミュレーションした結果、故障箇所として検出されない
箇所（端子）のみが第２のテストパターンP2の故障シミ
ュレーション対象となり、故障候補を絞ることができ
る。つまり、第３図の故障ベン図を参照すると、故障出
力ピンの出力期待値を故障であると判定されない様に
“X"即ちドントケア（Don′t Care）にした第１のテス
トパターンP1の故障シミュレーションで故障箇所とされ
るのは枠P1内であり、従って、故障出力ピンに対する故
障箇所は枠P1外にある第１のテストパターンP1の故障シ
ミュレーションをパスした箇所に推定される。従って、
故障出力ピン以外の出力ピンを故障であると判定されな
い様に“X"即ちドントケア（Don′t Care）にした第２
のテストパターンP2の故障シミュレーションで故障とさ
れた箇所（斜線部分）が故障箇所と推定される。この場
合、第２のテストパターンP2の故障シミュレーションの
結果、故障箇所と推定される枠P2の範囲より斜線部分は
小さい。つまり、故障箇所が絞られたことを意味する。
以下、第１図を参照して本発明の実施例を説明する。
第４図は故障箇所推定対象となる論理回路の一例であ
る。第４図において、A,Bは入力、C,Dは出力、〜は
端子番号である。
る。第４図において、A,Bは入力、C,Dは出力、〜は
端子番号である。
第５図は第４図の論理回路１に対して本発明に係る故障
箇所推定方法を示すフローチャートである。すなわち、
ステップ501では、テスタ２がテストパターンファイル
３の試験用テストパターンP0を用いて論理回路１を試験
する。たとえば、第６図に示す試験用テストパターンP0
を用いて論理回路１を試験する。この結果、第６図の斜
線で示す出力ピンＤに故障があった場合、すなわち、
（A,B）＝（0,0）のときに出力ピンＤはハイレベル
（Ｈ）であるべきところをローレベル（Ｌ）となった場
合には、その故障出力ピンを故障情報ファイル４に格納
する。
箇所推定方法を示すフローチャートである。すなわち、
ステップ501では、テスタ２がテストパターンファイル
３の試験用テストパターンP0を用いて論理回路１を試験
する。たとえば、第６図に示す試験用テストパターンP0
を用いて論理回路１を試験する。この結果、第６図の斜
線で示す出力ピンＤに故障があった場合、すなわち、
（A,B）＝（0,0）のときに出力ピンＤはハイレベル
（Ｈ）であるべきところをローレベル（Ｌ）となった場
合には、その故障出力ピンを故障情報ファイル４に格納
する。
ステップ502では、故障出力ピンがあったか否かを判別
する。故障出力ピンがなければステップ504に進む。故
障出力ピンがあるときにはステップ503にて故障箇所を
推定する。
する。故障出力ピンがなければステップ504に進む。故
障出力ピンがあるときにはステップ503にて故障箇所を
推定する。
なお、第５図において、ステップ501はテスタ２の作業
であり、ステップ502,503は故障推定装置（コンピュー
タ）５の作業であり、ステップ501とステップ502,503と
の間は人手が介在する。
であり、ステップ502,503は故障推定装置（コンピュー
タ）５の作業であり、ステップ501とステップ502,503と
の間は人手が介在する。
第５図の故障推定処理ステップ503を第７図を参照して
説明する。すなわち、ステップ701では、テストパター
ンファイル３の試験用テストパターンP0および故障情報
ファイル４の故障出力ピン情報にもとづいてテストパタ
ーンを前述の方法で編集（形成）する。すなわち、第８
図に示すテストパターンP1＋P2を編集する。ステップ70
2では、第８図の編集テストパターンの各テスト番号１
〜８の順序で故障シミュレーションにより故障箇所を検
出する。故障シミュレーションは次のごとく行われる。
たとえば、テスト番号１では、（A,B）＝（0,0）とし、
各端子〜を０固定もしくは１固定した場合に出力Ｃ
がＨ（正常）か否かを判別する。たとえば、端子を０
固定すると、他の端子が正常であれば端子はＨ、端子
はＬ、端子はＬ、従って、出力ＣはＬであり、故障
とみなせる。この場合、０固定故障（“0"縮退故障）S0
とする。また、端子を１固定すると、他の端子が正常
であればやはり出力ＣはＬであり、故障とみなせる。こ
の場合、１固定故障（“1"縮退故障）S1とする。つま
り、故障シミュレーションプログラムは入力（A,B）に
対して各端子１個ずつ０固定もしくは１固定しながら、
出力期待値を演算するように作成され、しかも故障が検
出された端子に対して同一種類の故障判別を行わないよ
うに作成されている。この結果、各テスト番号１〜８の
順で故障シミュレーションを実行すると、その結果は第
９図のごとくなる。つまり、テスト番号１〜４（テスト
パターンP1）の故障シミュレーションで未検出となった
端子（第９図では、端子（ただし、０固定）のみ）に
対してのみテスト番号５〜８（テストパターンP2）の故
障シミュレーションが実行され、第５図に示す故障出力
ピンに対する故障端子（箇所）は端子であることが推
定される。
説明する。すなわち、ステップ701では、テストパター
ンファイル３の試験用テストパターンP0および故障情報
ファイル４の故障出力ピン情報にもとづいてテストパタ
ーンを前述の方法で編集（形成）する。すなわち、第８
図に示すテストパターンP1＋P2を編集する。ステップ70
2では、第８図の編集テストパターンの各テスト番号１
〜８の順序で故障シミュレーションにより故障箇所を検
出する。故障シミュレーションは次のごとく行われる。
たとえば、テスト番号１では、（A,B）＝（0,0）とし、
各端子〜を０固定もしくは１固定した場合に出力Ｃ
がＨ（正常）か否かを判別する。たとえば、端子を０
固定すると、他の端子が正常であれば端子はＨ、端子
はＬ、端子はＬ、従って、出力ＣはＬであり、故障
とみなせる。この場合、０固定故障（“0"縮退故障）S0
とする。また、端子を１固定すると、他の端子が正常
であればやはり出力ＣはＬであり、故障とみなせる。こ
の場合、１固定故障（“1"縮退故障）S1とする。つま
り、故障シミュレーションプログラムは入力（A,B）に
対して各端子１個ずつ０固定もしくは１固定しながら、
出力期待値を演算するように作成され、しかも故障が検
出された端子に対して同一種類の故障判別を行わないよ
うに作成されている。この結果、各テスト番号１〜８の
順で故障シミュレーションを実行すると、その結果は第
９図のごとくなる。つまり、テスト番号１〜４（テスト
パターンP1）の故障シミュレーションで未検出となった
端子（第９図では、端子（ただし、０固定）のみ）に
対してのみテスト番号５〜８（テストパターンP2）の故
障シミュレーションが実行され、第５図に示す故障出力
ピンに対する故障端子（箇所）は端子であることが推
定される。
従って、ステップ703にて、端子番号が“0"縮退故障
である旨を出力してステップ704にて終了する。
である旨を出力してステップ704にて終了する。
なお、テスト番号が大きくなるにつれて未検出の端子数
は減少するので、故障シミュレーション時間は小さくな
ることが明きらかである。
は減少するので、故障シミュレーション時間は小さくな
ることが明きらかである。
また、上述のようなテストパターンを形成せず、従来の
ごとく、第10図に示すようなテストパターンで故障シミ
ュレーションを実行すると、故障端子は，，，
，，と数多く、故障端子を絞れず、これを絞るに
は人手を要することになる。このようにして、上述の実
施例では、６個の候補を１個に絞り込むことができる。
ごとく、第10図に示すようなテストパターンで故障シミ
ュレーションを実行すると、故障端子は，，，
，，と数多く、故障端子を絞れず、これを絞るに
は人手を要することになる。このようにして、上述の実
施例では、６個の候補を１個に絞り込むことができる。
以上説明したように本発明によれば、故障箇所をほぼ編
集したテストパターンと故障シミュレーションにより絞
ることができ、従って、推定箇所の的中率は高く、しか
もその後の人手の作業はほとんど不要となる。
集したテストパターンと故障シミュレーションにより絞
ることができ、従って、推定箇所の的中率は高く、しか
もその後の人手の作業はほとんど不要となる。
第１図は本発明の原理構成図、 第２図は第１図にて用いられるテストパターンの図、 第３図は本発明の作用を説明するベン図、 第４図は論理回路の一例を示す回路図、 第５図は本発明に係る論理回路の故障箇所推定方法を示
すフローチャート、 第６図は第５図にて用いられるテストパターンおよび故
障出力ピンを示す図、 第７図は第５図のステップ503の詳細なフローチャート 第８図は第７図にて用いられる編集テストパターンを示
す図、 第９図は第７図における故障シミュレーション結果を示
す図、 第10図は従来の故障シミュレーション結果を示す図であ
る。 1:論理回路、 2:テスタ、 3:テストパターンファイル、 4:故障情報ファイル、 5:故障推定装置（コンピュータ）、 P0：試験用テストパターン、 P1＋P2：編集テストパターン。
すフローチャート、 第６図は第５図にて用いられるテストパターンおよび故
障出力ピンを示す図、 第７図は第５図のステップ503の詳細なフローチャート 第８図は第７図にて用いられる編集テストパターンを示
す図、 第９図は第７図における故障シミュレーション結果を示
す図、 第10図は従来の故障シミュレーション結果を示す図であ
る。 1:論理回路、 2:テスタ、 3:テストパターンファイル、 4:故障情報ファイル、 5:故障推定装置（コンピュータ）、 P0：試験用テストパターン、 P1＋P2：編集テストパターン。
Claims (1)
- 【請求項１】試験用テストパターン(P0)により論理回路
の故障出力ピンを検出した場合に、該論理回路の故障箇
所を推定する論理回路の故障箇所推定方法であって、前
記試験用テストパターン(P0)の故障出力ピンの出力期待
値のみを故障であると判定されない様にドントケア（Do
n′t Care）にした第１のテストパターン(P1)を形成
し、前記試験用テストパターン(P0)の故障出力ピン以外
の出力ピンの出力期待値を故障であると判定されない様
にドントケア（Don′t Care）にした第２のテストパタ
ーン(P2)を形成し、前記第１と第２のテストパターン(P
1＋P2)を順次、同一箇所を２度以上故障箇所として検出
しない機能を有する故障シミュレータによりシミュレー
ションして故障箇所を検出し、これにより、前記第２の
テストパターンをシミュレーションした結果得られた故
障箇所を故障候補として推定する様にした論理回路の故
障箇所推定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064156A JPH0769392B2 (ja) | 1987-03-20 | 1987-03-20 | 論理回路の故障箇所推定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064156A JPH0769392B2 (ja) | 1987-03-20 | 1987-03-20 | 論理回路の故障箇所推定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63231279A JPS63231279A (ja) | 1988-09-27 |
| JPH0769392B2 true JPH0769392B2 (ja) | 1995-07-31 |
Family
ID=13249928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064156A Expired - Lifetime JPH0769392B2 (ja) | 1987-03-20 | 1987-03-20 | 論理回路の故障箇所推定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769392B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4580722B2 (ja) * | 2004-09-24 | 2010-11-17 | 株式会社アドバンテスト | 試験シミュレータ及び試験シミュレーションプログラム |
-
1987
- 1987-03-20 JP JP62064156A patent/JPH0769392B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63231279A (ja) | 1988-09-27 |
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