JPS63231279A - 論理回路の故障箇所推定方法 - Google Patents
論理回路の故障箇所推定方法Info
- Publication number
- JPS63231279A JPS63231279A JP62064156A JP6415687A JPS63231279A JP S63231279 A JPS63231279 A JP S63231279A JP 62064156 A JP62064156 A JP 62064156A JP 6415687 A JP6415687 A JP 6415687A JP S63231279 A JPS63231279 A JP S63231279A
- Authority
- JP
- Japan
- Prior art keywords
- fault
- test pattern
- output pin
- logic circuit
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 12
- 238000012360 testing method Methods 0.000 claims abstract description 72
- 238000004088 simulation Methods 0.000 abstract description 20
- 238000010586 diagram Methods 0.000 description 11
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
試験用テストパターン（ｐ０）により論理回路の故障出
力ピンを検出した場合に、試験用テストパターンの故障
出力ピンの出力期待値のみを故障しないように“Ｘ”に
置換した第１のテストパターン（Ｐ＋）および試験用テ
ストパターンの故障出力ピン以外の出力ピンの出力期待
値を故障しないように“Ｘ″に置換した第２のテストパ
ターン（Ｐ２）を自動編集し、これらのテストパターン
をこの順で連結したテストパターン（ｐ＋ ＋ｐｚ）
を故障シミュレータ（同一箇所を２度以上検出しない機
能を有する）によりシミュレーションして故障箇所を検
出し、この結果、第２のテストパターンを故障シミュレ
ーションして得られた故障箇所を故障候補として推定し
、これにより、推定時間を短縮し且つ推定箇所の的中率
を高くしたものである。
力ピンを検出した場合に、試験用テストパターンの故障
出力ピンの出力期待値のみを故障しないように“Ｘ”に
置換した第１のテストパターン（Ｐ＋）および試験用テ
ストパターンの故障出力ピン以外の出力ピンの出力期待
値を故障しないように“Ｘ″に置換した第２のテストパ
ターン（Ｐ２）を自動編集し、これらのテストパターン
をこの順で連結したテストパターン（ｐ＋ ＋ｐｚ）
を故障シミュレータ（同一箇所を２度以上検出しない機
能を有する）によりシミュレーションして故障箇所を検
出し、この結果、第２のテストパターンを故障シミュレ
ーションして得られた故障箇所を故障候補として推定し
、これにより、推定時間を短縮し且つ推定箇所の的中率
を高くしたものである。
本発明は論理回路の故障箇所推定方法である。
従来の論理回路の故障箇所推定方法としては、試験の故
障情報をもとに論理回路図を追っていくという全作業が
人手の作業であるもの、また、論理シミュレータを使用
して論理回路内の状態を参考にして推定していくものが
あるが、推定作業に要する時間が多く、しかも、推定箇
所の的中率が低いという問題点があった。
障情報をもとに論理回路図を追っていくという全作業が
人手の作業であるもの、また、論理シミュレータを使用
して論理回路内の状態を参考にして推定していくものが
あるが、推定作業に要する時間が多く、しかも、推定箇
所の的中率が低いという問題点があった。
従って、本発明の目的は、推定作業の時間が短かく且つ
推定箇所の的中率が高い論理回路の故障箇所推定方法を
提供することにある。
推定箇所の的中率が高い論理回路の故障箇所推定方法を
提供することにある。
上述の問題点を解決するための手段を第１図を参照して
説明する。第１図において、論理回路１の故障出力ピン
はテスタ２によって検出される。
説明する。第１図において、論理回路１の故障出力ピン
はテスタ２によって検出される。
この場合、テスタ２はテストパターンファイル３のたと
えば第２図（Ａ）に示す試験用テストパターンＰ。によ
り論理回路１の測定を行い、その測定結果である故障出
力ピンを故障情報ファイル４に書込む。このようにして
、テスタ２による作業が終了して故障出力ピンが存在す
る場合には、故障推定装置（コンピュータ）５により故
′障箇所の推定を行う。故障推定装置５はテストパター
ンの自動編集プログラムおよび故障シミュレーションプ
ログラムを内蔵している。テストパターンの自動編集は
、第２図（Ａ）に示す試験用テストパターンＰ０におい
て斜線部分が故障出力ピンであると仮定すると、試験用
テストパターンＰ０の故障出力ピンの出力期待値のみを
故障しないように” Ｘ ” （Ｄｏｎ’ ｔ Ｃａｒ
ｅ）にした第２図（Ｂ）に示す第１のテストパターンＰ
、を形成し、また、試験用テストパターンＰ０の故障出
力ピン以外の出力ピンの出力期待値を故障しないように
“Ｘ”した第２図（Ｃ）に示す第２のテストパターン（
Ｐ２）を形成し、これらを第２図（Ｄ）に示す一連のテ
ストパターン（ｐ＋＋ｐｚ）とする。また、故障シミュ
レーションは、これらのテストパターンＰ１ ＋Ｐ２に
対して順次実行され、そして、故障箇所（端子）が検出
される。ここで、故障シミュレーションは同一箇所を２
度以上故障箇所として検出しないことを条件に実行され
る。この結果、第２のテストパターンＰ２をシミュレー
ションした結果得られた故障箇所を故障候補として推定
するようにしたものである。
えば第２図（Ａ）に示す試験用テストパターンＰ。によ
り論理回路１の測定を行い、その測定結果である故障出
力ピンを故障情報ファイル４に書込む。このようにして
、テスタ２による作業が終了して故障出力ピンが存在す
る場合には、故障推定装置（コンピュータ）５により故
′障箇所の推定を行う。故障推定装置５はテストパター
ンの自動編集プログラムおよび故障シミュレーションプ
ログラムを内蔵している。テストパターンの自動編集は
、第２図（Ａ）に示す試験用テストパターンＰ０におい
て斜線部分が故障出力ピンであると仮定すると、試験用
テストパターンＰ０の故障出力ピンの出力期待値のみを
故障しないように” Ｘ ” （Ｄｏｎ’ ｔ Ｃａｒ
ｅ）にした第２図（Ｂ）に示す第１のテストパターンＰ
、を形成し、また、試験用テストパターンＰ０の故障出
力ピン以外の出力ピンの出力期待値を故障しないように
“Ｘ”した第２図（Ｃ）に示す第２のテストパターン（
Ｐ２）を形成し、これらを第２図（Ｄ）に示す一連のテ
ストパターン（ｐ＋＋ｐｚ）とする。また、故障シミュ
レーションは、これらのテストパターンＰ１ ＋Ｐ２に
対して順次実行され、そして、故障箇所（端子）が検出
される。ここで、故障シミュレーションは同一箇所を２
度以上故障箇所として検出しないことを条件に実行され
る。この結果、第２のテストパターンＰ２をシミュレー
ションした結果得られた故障箇所を故障候補として推定
するようにしたものである。
上述の手段によれば、第１のテストパターンＰ１を故障
シミュレーションした結果、故障箇所として検出されな
い箇所（＠子）のみが第２のテストパターンＰ２の故障
シミュレーション対象トなり、故障候補を絞ることがで
きる。つまり、第３図の故障ペン図を参照すると、故障
出力ピンの出力期待値を故障しないようにした第１のテ
ストパターンＰ、の故障シミュレーションで故障箇所と
されるのは枠Ｐ１内であり、従って、故障出力ピンに対
する故障箇所は枠Ｐ、外にある第１のテストパターンＰ
１の故障シミュレーションをパスした箇所に推定される
。従って、故障出力ピン以外の出力ピンを故障させない
ようにした第２のテストパターンＰ２の故障シミュレー
ションで故障とされた箇所（斜線部分）が故障箇所と推
定される。この場合、第２のテストパターンＰ２の故障
シミュレーションの結果、故障箇所と推定される枠Ｐ２
の範囲より斜線部分は小さい。つまり、故障箇所が絞ら
れたことを意味する。
シミュレーションした結果、故障箇所として検出されな
い箇所（＠子）のみが第２のテストパターンＰ２の故障
シミュレーション対象トなり、故障候補を絞ることがで
きる。つまり、第３図の故障ペン図を参照すると、故障
出力ピンの出力期待値を故障しないようにした第１のテ
ストパターンＰ、の故障シミュレーションで故障箇所と
されるのは枠Ｐ１内であり、従って、故障出力ピンに対
する故障箇所は枠Ｐ、外にある第１のテストパターンＰ
１の故障シミュレーションをパスした箇所に推定される
。従って、故障出力ピン以外の出力ピンを故障させない
ようにした第２のテストパターンＰ２の故障シミュレー
ションで故障とされた箇所（斜線部分）が故障箇所と推
定される。この場合、第２のテストパターンＰ２の故障
シミュレーションの結果、故障箇所と推定される枠Ｐ２
の範囲より斜線部分は小さい。つまり、故障箇所が絞ら
れたことを意味する。
以下、第１図を参照して本発明の詳細な説明する。
第４図は故障箇所推定対象となる論理回路の一例である
。第４図において、Ａ、Ｂは入力、Ｃ１Ｄは出力、■〜
■は端子番号である。
。第４図において、Ａ、Ｂは入力、Ｃ１Ｄは出力、■〜
■は端子番号である。
第５図は第４図の論理回路１に対して本発明に係る故障
箇所推定方法を示すフローチャートである。すなわち、
ステップ５０１では、テスタ２がテストパターンファイ
ル３の試験用テストパターンＰ０を用いて論理回路１を
試験する。たとえば、第６図に示す試験用テストパター
ンＰ０を用いて論理回路１を試験する。この結果、第６
図の斜線で示す出力ピンＤに故障があった場合、すなわ
ち、（Ａ、Ｂ）＝ （０、Ｏ）のときに出力ピンＤはハ
イレベル（Ｈ）であるべきところをローレベル（Ｌ）と
なった場合には、その故障出力ピンを故障情報ファイル
４に格納する。
箇所推定方法を示すフローチャートである。すなわち、
ステップ５０１では、テスタ２がテストパターンファイ
ル３の試験用テストパターンＰ０を用いて論理回路１を
試験する。たとえば、第６図に示す試験用テストパター
ンＰ０を用いて論理回路１を試験する。この結果、第６
図の斜線で示す出力ピンＤに故障があった場合、すなわ
ち、（Ａ、Ｂ）＝ （０、Ｏ）のときに出力ピンＤはハ
イレベル（Ｈ）であるべきところをローレベル（Ｌ）と
なった場合には、その故障出力ピンを故障情報ファイル
４に格納する。
ステップ５０２では、故障出力ピンがあったか否かを判
別する。故障出力ピンがなければステップ５０４に進む
。故障出力ピンがあるときにはステ・７プ５０３にて故
障箇所を推定する。
別する。故障出力ピンがなければステップ５０４に進む
。故障出力ピンがあるときにはステ・７プ５０３にて故
障箇所を推定する。
なお、第５図において、ステップ５０１はテスタ２の作
業であり、ステップ５０２ 、５０３は故障推定装置（
コンピュータ）５の作業であり、ステップ５０１とステ
ップ５０２ 、５０３との間は人手が介在する。
業であり、ステップ５０２ 、５０３は故障推定装置（
コンピュータ）５の作業であり、ステップ５０１とステ
ップ５０２ 、５０３との間は人手が介在する。
第５図の故障推定処理ステップ５０３を第７図を参照し
て説明する。すなわち、ステップ７０１では、テストパ
ターンファイル３の試験用テストパターンＰ。および故
障情報ファイル４の故障出力ピン情報にもとづいてテス
トパターンを前述の方法で編集（形成）する。すなわち
、第８図に示すテストパターンＰＩ ＋ｐ２を編集す
る。ステップ７０２では、第８図の編集テストパターン
の各テスト番号１〜８の順序で故障シミュレーションに
より故障箇所を検出する。故障シミュレーションは次の
ごとく行われる。たとえば、テスト番号１では、（Ａ、
Ｂ）＝ （０、Ｏ）とし、各端子■〜■をＯ固定もしく
は１固定した場合に出力ＣがＨ（正常）か否かを判別す
る。たとえば、端子■を０固定すると、他の端子が正常
であれば端子■はＨ１端子■はし、端子■はしい従って
、出力Ｃはしてあり、故障とみなせる。この場合、０固
定故障（“０”縮退故障）ＳＯとする。また、端子■を
１固定すると、他の端子が正常であればやはり出力Ｃは
Ｌであり、故障とみなせる。この場合、１固定故障（“
１”縮退故障）Ｓｌ とする。つまり、故障シミュレー
ションプログラムは入力（Ａ、Ｂ）に対して各端子１個
ずつをＯ固定もしくは１固定しながら、出力期待値を演
算するように作成され、しかも故障が検出された端子に
対して同一種類の故障判別を行わないように作成されて
いる。この結果、各テスト番号１〜８の順で故障シミュ
レーションを実行すると、その結果は第９図のごとくな
る。
て説明する。すなわち、ステップ７０１では、テストパ
ターンファイル３の試験用テストパターンＰ。および故
障情報ファイル４の故障出力ピン情報にもとづいてテス
トパターンを前述の方法で編集（形成）する。すなわち
、第８図に示すテストパターンＰＩ ＋ｐ２を編集す
る。ステップ７０２では、第８図の編集テストパターン
の各テスト番号１〜８の順序で故障シミュレーションに
より故障箇所を検出する。故障シミュレーションは次の
ごとく行われる。たとえば、テスト番号１では、（Ａ、
Ｂ）＝ （０、Ｏ）とし、各端子■〜■をＯ固定もしく
は１固定した場合に出力ＣがＨ（正常）か否かを判別す
る。たとえば、端子■を０固定すると、他の端子が正常
であれば端子■はＨ１端子■はし、端子■はしい従って
、出力Ｃはしてあり、故障とみなせる。この場合、０固
定故障（“０”縮退故障）ＳＯとする。また、端子■を
１固定すると、他の端子が正常であればやはり出力Ｃは
Ｌであり、故障とみなせる。この場合、１固定故障（“
１”縮退故障）Ｓｌ とする。つまり、故障シミュレー
ションプログラムは入力（Ａ、Ｂ）に対して各端子１個
ずつをＯ固定もしくは１固定しながら、出力期待値を演
算するように作成され、しかも故障が検出された端子に
対して同一種類の故障判別を行わないように作成されて
いる。この結果、各テスト番号１〜８の順で故障シミュ
レーションを実行すると、その結果は第９図のごとくな
る。
つまり、テスト番号１〜４ （テストパターンｐ＋）の
故障シミュレーションで未検出となった端子（第９図で
は、端子■（ただし、Ｏ固定）のみ）に対してのみテス
ト番号５〜８ （テストパターンＰ２）の故障シミュレ
ーションが実行され、第５図に示す故障出力ピンに対す
る故障端子（箇所）は端子■であることが推定される。
故障シミュレーションで未検出となった端子（第９図で
は、端子■（ただし、Ｏ固定）のみ）に対してのみテス
ト番号５〜８ （テストパターンＰ２）の故障シミュレ
ーションが実行され、第５図に示す故障出力ピンに対す
る故障端子（箇所）は端子■であることが推定される。
従って、ステップ７０３にて、端子番号■が“０″縮退
故障である旨を出力してステップ７０４にて終了する。
故障である旨を出力してステップ７０４にて終了する。
なお、テスト番号が大きくなるにつれて未検出の端子数
は減少するので、故障シミュレーション時間は小さくな
ることが明きらかである。
は減少するので、故障シミュレーション時間は小さくな
ることが明きらかである。
また、上述のようなテストパターンを形成せず、従来の
ごとく、第１０図に示すようなテストパターンで故障シ
ミュレーションを実行すると、故障端子は■、■、■、
■、■、■と数多く、故障端子を絞れず、これを絞るに
は人手を要することになる。このようにして、上述の実
施例では、６個の候補を１個に絞り込むことができる。
ごとく、第１０図に示すようなテストパターンで故障シ
ミュレーションを実行すると、故障端子は■、■、■、
■、■、■と数多く、故障端子を絞れず、これを絞るに
は人手を要することになる。このようにして、上述の実
施例では、６個の候補を１個に絞り込むことができる。
以上説明したように本発明によれば、故障箇所をほぼ編
集したテストパターンと故障シミュレーションにより絞
ることができ、従って、推定箇所の的中率は高く、しか
もその後の人手の作業はほとんど不要となる。
集したテストパターンと故障シミュレーションにより絞
ることができ、従って、推定箇所の的中率は高く、しか
もその後の人手の作業はほとんど不要となる。
第１図は本発明の原理構成図、
第２図は第１図にて用いられるテストパターンの図、
第３図は本発明の詳細な説明するペン図、第４図は論理
回路の一例を示す回路図、第５図は本発明に係る論理回
路の故障箇所推定方法を示すフローチャート、 第６図は第５図にて用いられるテストパターンおよび故
障出力ピンを示す図、 第７図は第５図のステップ５０３の詳細なフローチャー
ト 第８図は第７図にて用いられる編集テストパターンを示
す図、 第９図は第７図における故障シミュレーション結果を示
す図、 第１０図は従来の故障シミュレーション結果を示す図で
ある。 １：論理回路、 ２：テスタ、 ３：テストパターンファイル、 ４：故障情報ファイル、 ５：故障推定装置（コンピュータ）、 Ｐｏ ：試験用テストパターン、 ＰＩ ＋ｐ２ ：編集テストパターン。 本発明の原理構成図 第１図 テストパターフ図 第２図 故障ペン図 第３図 論理回路例 第４図 第７図 編集テストノぞターン図 第８図 故障シミュレーション結果 第９図 、Ｍンミュレーゾヨン結果（従来） 第１０図
回路の一例を示す回路図、第５図は本発明に係る論理回
路の故障箇所推定方法を示すフローチャート、 第６図は第５図にて用いられるテストパターンおよび故
障出力ピンを示す図、 第７図は第５図のステップ５０３の詳細なフローチャー
ト 第８図は第７図にて用いられる編集テストパターンを示
す図、 第９図は第７図における故障シミュレーション結果を示
す図、 第１０図は従来の故障シミュレーション結果を示す図で
ある。 １：論理回路、 ２：テスタ、 ３：テストパターンファイル、 ４：故障情報ファイル、 ５：故障推定装置（コンピュータ）、 Ｐｏ ：試験用テストパターン、 ＰＩ ＋ｐ２ ：編集テストパターン。 本発明の原理構成図 第１図 テストパターフ図 第２図 故障ペン図 第３図 論理回路例 第４図 第７図 編集テストノぞターン図 第８図 故障シミュレーション結果 第９図 、Ｍンミュレーゾヨン結果（従来） 第１０図
Claims (1)
- 【特許請求の範囲】 １、試験用テストパターン（Ｐ＿０）により論理回路の
故障出力ピンを検出した場合に、該論理回路の故障箇所
を推定する論理回路の故障箇所推定方法であって、 前記試験用テストパターン（Ｐ＿０）の故障出力ピンの
出力期待値のみを故障しないようにした第１のテストパ
ターン（Ｐ＿１）を形成し、 前記試験用テストパターン（Ｐ＿０）の故障出力ピン以
外の出力ピンの出力期待値を故障しないようにした第２
のテストパターン（Ｐ＿２）を形成し、前記第１、第２
のテストパターン（Ｐ＿１＋Ｐ＿２）を順次、同一箇所
を２度以上故障箇所として検出しない機能を有する故障
シミュレータによりシミュレーションして故障箇所を検
出し、 これにより、前記第２のテストパターンをシミュレーシ
ョンした結果得られた故障箇所を故障候補として推定す
るようにした論理回路の故障箇所推定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064156A JPH0769392B2 (ja) | 1987-03-20 | 1987-03-20 | 論理回路の故障箇所推定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064156A JPH0769392B2 (ja) | 1987-03-20 | 1987-03-20 | 論理回路の故障箇所推定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63231279A true JPS63231279A (ja) | 1988-09-27 |
| JPH0769392B2 JPH0769392B2 (ja) | 1995-07-31 |
Family
ID=13249928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064156A Expired - Lifetime JPH0769392B2 (ja) | 1987-03-20 | 1987-03-20 | 論理回路の故障箇所推定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769392B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1801603A1 (en) * | 2004-09-24 | 2007-06-27 | Advantest Corporation | Test simulator, test simulation program and recording medium |
-
1987
- 1987-03-20 JP JP62064156A patent/JPH0769392B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1801603A1 (en) * | 2004-09-24 | 2007-06-27 | Advantest Corporation | Test simulator, test simulation program and recording medium |
| EP1801603A4 (en) * | 2004-09-24 | 2008-07-23 | Advantest Corp | TEST SIMULATOR, TEST SIMULATION PROGRAM AND RECORDING MEDIUM |
| US7502724B2 (en) | 2004-09-24 | 2009-03-10 | Advantest Corporation | Test simulator, test simulation program and recording medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0769392B2 (ja) | 1995-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2982741B2 (ja) | 集積回路の故障診断装置及びその記録媒体 | |
| KR100337696B1 (ko) | 모델 검사를 위한 동작 환경을 자동적으로 생성하는 방법 | |
| US6721914B2 (en) | Diagnosis of combinational logic circuit failures | |
| US5414715A (en) | Method for automatic open-circuit detection | |
| JPS63231279A (ja) | 論理回路の故障箇所推定方法 | |
| JP2005043274A (ja) | 故障モード特定方法及び故障診断装置 | |
| US10060976B1 (en) | Method and apparatus for automatic diagnosis of mis-compares | |
| JP2861861B2 (ja) | 故障診断システム | |
| JP2943161B2 (ja) | 故障シミュレーション方法 | |
| JP2642265B2 (ja) | 論理回路のテストパターンの検査方法 | |
| JP3104739B2 (ja) | Ｌｓｉの不良解析に用いるｌｓｉテスター | |
| JPH01156680A (ja) | 論理回路の故障診断方法 | |
| JPH01217277A (ja) | テストパタン作成方式 | |
| JPH06138183A (ja) | Ｌｓｉ故障診断用テストパタン作成方式 | |
| JPH0526961A (ja) | Ｌｓｉの故障箇所推定方法及び故障箇所推定装置 | |
| JP2005332389A (ja) | 半導体集積回路の故障検査方法及びレイアウト方法 | |
| JPS6375576A (ja) | 集積回路の故障検出装置 | |
| JPH05232189A (ja) | 故障シミュレーション装置 | |
| JPH0785129A (ja) | テストパターン生成方法 | |
| JPH06148292A (ja) | 半導体集積回路のテスト回路付加装置 | |
| Correia et al. | SIFU!-a didactic stuck-at fault simulator | |
| JPH03225285A (ja) | Ｉｃテスタの測定プログラム判定回路 | |
| JPH08286941A (ja) | バスファイトチェック方法及び装置 | |
| JPH11101857A (ja) | 故障シミュレーション装置及び方法 | |
| JPH04293165A (ja) | ディレー故障シミュレーション方式 |