JPH01217276A - テストパタン作成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明はテストパタン作成方式に関し、Ｍｊに論理回路
のテストパタン作成方式において故障検出可否の判定を
テスＩ・バタン入力発生時にも行うテスＩ・バタン作成
方式に関する。

〔従来の技術〕

従来、この種のテストパタン作成方式では、故障定義手
段によって１つ以上の故障が定義された対象故障から１
つの故障を選択して選択した故障を検出することが可能
なテストパタン入力を発生した後に、選択した故障を含
む対象故障に対して故障シミュレーションを行い、生成
したテス（・バタン入力でどれだけの故障を検出するこ
とができるかを評価していた。

また、故障シミュレーションによる評価の結果、未検出
の故障があればその未検出の故障からさらに１つの故障
を選択して３〆沢した未検出の故障を検出するためのナ
ス１バクン入力を発）」ユして故１気２シミュレーショ
ンを行って評価するという処理を満足のいくまで繰り返
して実行する方法がとられていた（例えば、オーム社“
ＬＳＩハンドブック”第３編第２章、１９８４年参照）
。

〔発明が解決しようとする課題〕

上述した従来のナス１−バタフ作成方式では、発生した
テストパタン入力が選択された故障を検出できることが
明白な場合でも不要な故障シミ、−レーションを行って
おり、さらにテストパタン発生時に容易に同一のテスト
パタン入力で検出可能とわかる故障についても不要な故
障シミュレーションを行っているので、メモリやマシン
タイムを無駄に使用してしまうという欠点がある。

本発明の目的は、上述の点に鑑み、テストパタン入力発
生時にも故障検出を行うことにより、故障シミュレーシ
ョンの対象とする対象故障を減らして故障シミュレーシ
ョン時の負荷を軽減し、メモリやマシンタイムを無駄に
使用することなしに効率よくテストパタンを作成するこ
とができるナス１〜バタフ作成方式を提供することにあ
る。

〔課題を解決するだめの手段〕

本発明のテストパタン作成方式は、論理回路のナス１−
パクフ作成方式において、選択された故障に対してテス
トパタン入力を発生ずるうース１〜バタン入力発生手段
と、このう−ストパクン入力発生手段におりる故障の検
出点から活性化されたパスのトレースを行ってパス上の
検出可能故障を求める活性化パストレース手段と、ごの
６（；性化パストレース手段により求められたパス−に
の検出可能故障を対象故障から削除する故障削除手段と
、この故障削除手段により検出可能故障か削除された対
象故障について前記テストパタン入力発生手段によって
生成されたテストパタン入力により故障シミュレーショ
ンを行って検出率およびテストパタンを作成する故障シ
ミュレーション手段とを有する。

〔作用〕

本発明のテストパタンイ′Ｉ成方式では、テストパタン
入力発生手段が３３１’訳された故障に対してテストパ
タン入力を発生し、活性化パストレース手段がケス１パ
タフ人力発イ１手段におりる故障の検出点から活性化さ
れたパスのトレースを行ってパス上の検出可能故障を求
め、故障削除手段が活性化パストレース手段により求め
られたパス上の検出可能故障を対象故障から削除し、故
障シミュレーション手段が故障削除手段により検出可能
故障が削除された対象故障についでテストパタン入力発
生手段によって生成されたテストパタン入力により故障
シミュレーションを行って検出率およびテストパタンを
作成する。

〔実施例〕

次に、本発明についで図面を参照して詳細に説明する。

第１図は、本発明の一実施例のテストパタン作成方式の
構成を示すブロック図である。本実施例のテストパタン
作成方式は、論理回路１と、故障定義手段２と、テスト
パタン入力発生手段３と、活性化パストレース手段４と
、故障削除手段５と、故障シミュレーション手段６と、
対象故障７と、テストパタン人力８と、パス上の検出可
能故障９と、検出率１０と、ナス１−パタン１１とから
構成されている。

第２図を参照すると、活性化パストレース手段４におり
る処理は、ファンイントレースステップ２１と、ファン
イン側素子出力値判定ステ・ノブ２２と、故障検出可能
ライン判定処理ステ・ノブ２３と、故障検出可否判定ス
テップ２４と、パス上の検出可能故障設定スラーノブス
テップ２５と、入力端子到達判定スラー、プ２６と、全
入力端子到達判定ステップ２７とからなる。

次に、このように構成された本実施例のテストパタン作
成方式の動作について説明する。

故障定義手段２は、論理回路ｌに対して予め１つ以上の
故障を仮定して対象故障７を定義する。

テストパタン入力発生手段３は、対象故障７のうちの１
つの故障を選択して、選択した故障を検出することがで
きるテストパタン入力８を発生する。

次に、活性化パス１−レース手段４は、選択した故障の
検出点からファンインＩ・レースを開始しくステップ２
］）、ファンイン側素子の出力値がＤまたはＤであるか
否かを判定する（ステップ２２）。

なお、Ｄはそれぞれ正常時に“１”、故障時に“０”を
示す（０縮退故障を示す）信号の値、ｂは正常時に゛０
゛′、故障時に“１”を示す（１縮退故障を示す）信号
の値である。ファンイン側素子の出力値がＤまたはＤと
なっている場合には、故障が伝搬してきたパスであるの
で、ライン上の０１？ｉ退故障（Ｄのとき）および１縮
退故障（Ｄのとき）は検出することが可能である。

ファンイン側素子の出力値がＤまたはＤであると判定さ
れた場合には、活性化パストレース手段４は、判定した
ファンイン側素子へのライン上の故障は検出可能な故障
であるので、パス上の検出可能故障９とする（ステ、ブ
２５）。

ファンイン側素子の出力値がＤまたはＤでないと判定さ
れた場合には、この段階では判定したファンイン側素子
へのライン上の故障は検出可能とはいえないので、活性
化パストレース手段４は、次に、トレース元素子のタイ
プおよびファンイン側素子の出力値からトレース元素子
とファンイン側素子との間のラインが故障検出可能なラ
インか否かを判定する処理を行う　（ステップ２３）。

ここで、第３Ｍおよび第４図を用いてステップ２３にお
ける判定処理の根拠について説明する。

第３図に示すように、例えば、トレース元素子のタイプ
が２人力ＡＮＤ　（アント）ゲートの場合には、２人力
ＡＮＤゲートの出力の０縮退故障に対してファンイン側
素子の正常時の出力値がともに“′ｌ゛′とすると、ラ
インａまたはｂ上に故障が存在しないときには入力ＡＮ
Ｄゲートの出力値が”　１　”　、故障が存在するとき
には入力ＡＮＤゲートの出力値が０”となることから、
ラインａおよびｂ上の０縮退故障が検出可能である。

また、第４図に示すように、例えばＩ・レース元素子の
タイプが２人力ＯＲ（オア）ゲートの場合には、同様に
ラインａ上のＯ縮退故障の検出が可能である。

次に、活性化パストレース手段段４は、ステップ２３の
処理によりトレース元素子とファンイン側素子との間の
ラインが故障検出可能なラインであるか否かを判定しく
ステップ２４）、故障検出可能なラインであると判定し
たならばパス上の検出ｉｉＪ能故障９とする（ステップ
２５）。故障検出可能なラインでないと判定したならば
、活性化パストレース手段４は、処理をステップ２７に
進める。

続いて、活性化パストレース手段４ば、ファンイントレ
ースがテストパタン入力端子に到達したか否かを判定す
る（ステップ２６）。活性化パストレース手段４は、ス
テップ２６でテストパタン入力端子に到達したと判定さ
れるまでステップ２１〜ステツプ２６の処理を繰り返し
、ステップ２６でテスＩ・バタン入力端子に到達したな
らば、すべてのテストパタン入力端子に到達したか否か
を判定する（ステップ２７）。

活性化パストレース手段４ば、論理回路１のすべてのテ
ストパタン入力端子に到達するまで、ステップ２１〜ス
テツプ２７の処理を繰り返し、ステップ２７でずべての
テストパタン入力端子に到達したと判定されたならば、
制御を故障削除手段５に渡す。

活性化パストレース手段段４から制御を渡された故障削
除手段５は、対象故障７からパス上の検出可能故障りを
削除する。

例えば、論理回路１が第５図に示すような論理回路図で
表される場合、テスＩ・バタン入力発生手段３が対象故
障７からＡＮＤゲートＢの０縮退故障を選択し、生成し
たテストパタン入力がテスＩ・バタン入力端子Ｆ、Ｇ、
ＨおよびＩにおいてそれぞれ（１）、　　（１）、　　
（１）および（１）であったときに、ＡＮＤゲートへの
出力（直が（１）、ＡＮＤゲートＢの出力値が（Ｄ）お
よびＮＡＮＤゲートＤの出力値が（Ｄ）であるとする。

このとき、活性化パストレース手段段４による検出点Ｋ
からのファンイントレースによってパス上の検出可能故
障９とされ、故障削除手段５によって対象故障７から削
除されるのは、検出点にとＮＡ　Ｎ　Ｉ）ゲー１−　Ｄ
との間のライン上の１縮退故障。

ＮＡＮＤゲートＤとＡＮＤゲートＢとの間のライン上の
０縮退故障、ＮＡＮＤゲー１−　Ｄとテストパタン入力
端子■との間のライン上の０縮退故障。

ＡＮＤゲートＢとテストパタン入力端子Ｈとの間のライ
ン上のＯ縮退故障、ＡＮＤゲートＢとΔＮＤゲー）Ａと
の間のライン上のＯ縮退故障、ＡＮＤゲー）Ａとテスト
パタン入力端子Ｇとの間のライン上のＯ′Ｅｒ３退故障
およびＡＮＤゲートＡとテストパタン入力端子Ｆとの間
のライン上の０縮退故障である。

この後、故障シミコ、レーション手段６は、故障削除手
段５によってバス上の検出可能故障９が削除された対象
故障７に対してテストパタン入力８番こより故障シミュ
レーションを行い、テストパタン１１および検出率１０
を求める。

検出率１０が十分でないときには、テストパタン入力発
生手段３に戻り、以上の処理を繰り返す。

なお、本実施例ではテストパタン入力８を全てテストパ
タン入力端子から行うようにしたが、テストパタン入力
８はスートヤンフリソプフロノブから行っζもよいこと
は明白である。

（発明の効果〕 以上説明したように本発明は、テストパタン入力発生時
においても故障検出を行い、検出可能な故障を故障シミ
ュレーションの対象とする対象故障から削除するように
したことにより、故障シミュレーションの対象故障を減
らして故障シミュレーション時の負荷を軽減し、不要な
故障シミュレーションを行うごとによるメモリおよびマ
シンタイムの無駄な使用を省いて効率よくナス１−パタ
ンを作成することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のテストパタン作成方式の構
成を示すブロック図、 第２図は第１図中の活性化パストレース手段における処
理を示す流れ図、 第３図および第４図は故障が検出可能なラインか否かを
判定する根拠を説明するための図、第５図は本実施例の
ナス１−パクフ作成方式が適用された第１図中の論理回
路の一例を示す図である。 図において、 １　・・論理回路、 ２・・・故障定義手段、 ３・・・テストパタン入力発生手段、 ４・・・活性化ハストレース手段、 ５・・・故障削除手段、 ６・・・故［シミｊ、レーション手段、７・・・対象故
障、 ８・・・テストパタン入力、 ９・・・バス上の検出可能故障、 １０・・・検出率、 １１・・・テストパタンである。

Claims (1)

1. 【特許請求の範囲】 論理回路のテストパタン作成方式において、選択された
   故障に対してテストパタン入力を発生するテストパタン
   入力発生手段と、 このテストパタン入力発生手段における故障の検出点か
   ら活性化されたパスのトレースを行ってパス上の検出可
   能故障を求める活性化パストレース手段と、 この活性化パストレース手段により求められたパス上の
   検出可能故障を対象故障から削除する故障削除手段と、 この故障削除手段により検出可能故障が削除された対象
   故障について前記テストパタン入力発生手段によって生
   成されたテストパタン入力により故障シミュレーション
   を行って検出率およびテストパタンを作成する故障シミ
   ュレーション手段と、を有することを特徴とするテスト
   パタン作成方式。