JPH076830U - メモリ増設装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＲＯＭ制御信号からＲＡＭ制御信号を生成す
るメモリ増設装置。 【構成】 クロック生成手段２２で生成されたクロック
に基づき、ホストシステム１からのアドレス信号Ａ０〜
Ａ１９、アッパーバイトイネーブル信号ＵＢＥ及びチッ
プセレクト信号ＣＳ１，ＣＳ２からロウアドレスストロ
ーブ信号ＲＡＳ及びカラムアドレスストローブ信号ＣＡ
Ｓを、アドレス信号Ａ０〜Ａ１９からデータの読出／書
込を行なうＤＲＡＭ２３Ａ，２３ＢのＲＡＭアドレス信
号ＲＡ０〜ＲＡ９を、アドレス信号Ａ０〜Ａ１９、アッ
パーバイトイネーブル信号ＵＢＥ及びアウトプットイネ
ーブル信号ＯＥからライトイネーブル信号ＬＷ，ＵＷを
ＲＡＭ制御手段２１で各々生成し、このＲＡＭ制御手段
２１で制御されたデータをバックアップ手段２４でバッ
クアップする。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、メモリ増設装置に係り、特にＲＯＭ制御信号からＲＡＭ制御信号を 生成する手段を備えたメモリ増設装置に関する。

【０００２】

【従来の技術】

従来（図示せず）のメモリ増設装置は、その接続可能とするホストシステムの インタフェース部に設けられた信号に依存していた。

【０００３】 この従来のメモリ増設装置は、ＲＯＭ制御信号しか設けられていない場合、メ モリ増設装置はＲＯＭの搭載のみ可能とし、他のメモリを搭載することは不可能 であり、ホストシステムのインタフェース部における制御信号によって制約を受 けていた。

【０００４】

【考案が解決しようとする課題】

以上のように、従来のメモリ増設装置は、ホストシステムのインタフェース部 に設けられた制御信号によって搭載メモリが制約されていた。

【０００５】 そこで、本考案の目的は、ＲＯＭ制御信号からＲＡＭ制御信号を生成してＲＡ Ｍの制御を可能とするメモリ増設装置を提供するものである。

【０００６】

【課題を解決するための手段】

上述の課題を解決するために、本考案のメモリ増設装置は、アドレスを制御す るアドレス信号と、このアドレス信号で制御されたアドレスのデータの入出力線 であるデータバスの上位８ビットがアクセスされたことを示すアッパーバイトイ ネーブル信号と、上記アドレス信号に基づいてデータの読出を示すアウトプット イネーブル信号と、上記アドレス信号に基づいて上記アドレス空間のアクセスを 示すチップセレクト信号とで構成されるＲＯＭ制御信号を設けたホストシステム と、予め設定されたクロックを生成するクロック生成手段と、このクロック生成 手段で生成されたクロックに基づき、上記アドレス信号、アッパーバイトイネー ブル信号及びチップセレクト信号からロウアドレスストローブ信号及びカラムア ドレスストローブ信号を、上記アドレス信号からデータの読出／書込を行なうＲ ＡＭのアドレス信号を、上記アドレス信号、アッパーバイトイネーブル信号及び アウトプットイネーブル信号からライトイネーブル信号を各々生成するＲＡＭ制 御手段と、このＲＡＭ制御手段で制御されたデータのバックアップを行なうバッ クアップ手段とを有するメモリ増設部とを具備したことを特徴とする。

【０００７】

【実施例】

次に、本考案の一実施例によるメモリ増設装置を図面を参照して説明する。

【０００８】 図１は、本考案の第一実施例によるメモリ増設装置のブロック構成図である。

【０００９】 図２は、本考案の第一実施例によるメモリ増設装置のタイムチャートである。

【００１０】 図３は、本考案の第一実施例によるメモリ増設装置のＤＲＡＭリフレッシュタ イムチャートである。

【００１１】 本考案の第一実施例によるメモリ増設装置は、図１に示すように、アドレスを 制御するアドレス信号Ａ０〜Ａ１９と、このアドレス信号Ａ０〜Ａ１９で制御さ れたアドレスのデータの入出力線であるデータバスＤＢ０〜ＤＢ１５の上位８ビ ットがアクセスされたことを示すアッパーバイトイネーブル信号ＵＢＥと、アド レス信号Ａ０〜Ａ１９に基づいてデータの読出を示すアウトプットイネーブル信 号ＯＥと、アドレス信号Ａ０〜Ａ１９に基づいてアドレス空間のアクセスを示す チップセレクト信号ＣＳ１，ＣＳ２とで構成されるＲＯＭ制御信号を設けたホス トシステム１と、予め設定されたクロックを生成するクロック生成手段２２と、 このクロック生成手段２２で生成されたクロックに基づき、アドレス信号Ａ０〜 Ａ１９、アッパーバイトイネーブル信号ＵＢＥ及びチップセレクト信号ＣＳ１， ＣＳ２からロウアドレスストローブ信号ＲＡＳ及びカラムアドレスストローブ信 号ＣＡＳを、アドレス信号Ａ０〜Ａ１９からデータの読出／書込を行なう例えば ＤＲＡＭ（ダイナミックＲＡＭ）２３Ａ，２３ＢのＲＡＭアドレス信号ＲＡ０〜 ＲＡ９を、アドレス信号Ａ０〜Ａ１９、アッパーバイトイネーブル信号ＵＢＥ及 びアウトプットイネーブル信号ＯＥからライトイネーブル信号ＬＷ，ＵＷを各々 生成するＲＡＭ制御手段２１と、このＲＡＭ制御手段２１で制御されたデータの バックアップを行なうバックアップ手段２４とを有するメモリ増設部２とで構成 される。

【００１２】 次に、本考案の第一実施例によるメモリ増設装置の動作を、図１，図２及び図 ３を参照して説明する。

【００１３】 まず、第１に、本考案の第一実施例によるメモリ増設装置は、図１に示すよう に、ホストシステム１からのチップセレクト信号ＣＳ１，ＣＳ２が“Ｌ”となっ た時、このチップセレクト信号ＣＳ１，ＣＳ２に対応したメモリエリアに相当す るメモリ増設部２のＤＲＡＭ２３Ａ，２３Ｂに対してロウアドレスストローブ信 号ＲＡＳをアクティブ“Ｌ”とし、クロック生成手段２２で生成したホストシス テム１と非同期のクロックの２度目の立ち上がり時に、カラムアドレスストロー ブ信号ＣＡＳを立ち下げてアクティブ“Ｌ”とする。

【００１４】 第２に、チップセレクト信号ＣＳ１，ＣＳ２立ち上がり（インアクティブ）と 同時に、ロウアドレスストローブ信号ＲＡＳ，カラムアドレスストローブ信号Ｃ ＡＳを立ち上げ（インアクテイブ）、ＲＡＭ制御手段２１は、アドレス信号Ａ０ 〜Ａ１９の上位Ａ１０〜Ａ１９をＲＡＭアドレス信号ＲＡ０〜ＲＡ９に出力し、 ロウアドレスストローブ信号ＲＡＳのアクティブ後、クロック生成手段２２のク ロック立ち上がり後の最初のクロック立ち下がりで上位Ａ１〜Ａ９をＲＡＭアド レス信号ＲＡ０〜ＲＡ９に出力する。

【００１５】 第３に、読出時のＤＲＡＭ２３Ａ，２３Ｂへのライトイネーブル信号ＬＷ，Ｕ Ｗは、インアクティブとする必要があり、ロウアドレスストローブ信号ＲＡＳの アクティブ後、クロック生成手段２２のクロック立ち上がり後の最初のクロック 立ち下がりで、アウトプットイネーブル信号ＯＥのレベルが“Ｌ”となることを 確認し、ライトイネーブル信号ＬＷ，ＵＷは変化させず“Ｈ”レベルを保つ。

【００１６】 また、ＤＲＡＭ２３Ａ，２３Ｂへの書込の場合は、ロウアドレスストローブ信 号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ＲＡＭアドレス信号ＲＡ０〜 ＲＡ９が上述と同様に生成される。

【００１７】 しかし、書込時はＤＲＡＭ２３Ａ，２３Ｂに対するライトイネーブル信号ＬＷ ，ＵＷをアクティブとする必要があり、ロウアドレスストローブ信号ＲＡＳのア クティブ後、クロック生成手段２２で生成したクロックの立ち上がり後の最初の クロック立ち下がりで、アウトプットイネーブル信号ＯＥのレベルが“Ｈ”とな っていることを確認後（読み込みサイクルではない）、アドレス信号Ａ０及びア ッパーバイトイネーブル信号ＵＢＥのレベルによりライトイネーブル信号ＬＷ， ＵＷをアクティブ“Ｌ”とする。

【００１８】 そこで、アドレス信号Ａ０が“Ｌ”（偶数アドレス）の場合、ロウバイトのラ イトイネーブル信号ＬＷを“Ｌ”とし、アッパーバイトイネーブル信号ＵＢＥが “Ｌ”（奇数アドレス）の場合、アッパーバイトのライトイネーブル信号ＵＷを “Ｌ”とする。

【００１９】 さらに、ＤＲＡＭ２３Ａ，２３Ｂは一定期間に一度メモリセルへの再書き込み （リフレッシュ）を必要とするため、図３に示すように、メモリがアクセスされ るバスサイクル以外のタイミングでリフレッシュを行ない、アドレス信号Ａ０〜 Ａ１９のいずれかが変化した以後を新しいバスサイクルとみなし、アドレス信号 Ａ０〜Ａ１９変化時からクロック生成手段２２のクロックの２度目の立ち下がり でチップセレクト信号ＣＳ１，ＣＳ２を確認後、インアクティブ“Ｈ”の場合に メモリがアクセスされていないと判断してカラムアドレスストローブ信号ＣＡＳ を２クロック分アクティブに、ロウアドレスストローブ信号ＲＡＳをカラムアド レスストローブ信号ＣＡＳの半クロック後に１．５クロック分アクティブに各々 設定し、かつＤＲＡＭ２３Ａ，２３Ｂに対する他の信号は特に考慮しない。

【００２０】 次に、本考案の第二実施例によるメモリ増設装置を図面を参照して説明する。

【００２１】 図４は、本考案の第二実施例によるメモリ増設装置のブロック構成図である。

【００２２】 図５は、本考案の第二実施例によるメモリ増設装置のタイムチャートである。

【００２３】 図６は、本考案の第二実施例によるメモリ増設装置のＤＲＡＭリフレッシュタ イムチャートである。

【００２４】 本考案の第二実施例によるメモリ増設装置は、図４に示すように、アドレスを 制御するアドレス信号Ａ０〜Ａ１９と、このアドレス信号Ａ０〜Ａ１９で制御さ れたアドレスのデータの入出力線であるデータバスＤＢ０〜ＤＢ１５の上位８ビ ットがアクセスされたことを示すアッパーバイトイネーブル信号ＵＢＥと、アド レス信号Ａ０〜Ａ１９に基づいてデータの読出を示すアウトプットイネーブル信 号ＯＥと、アドレス信号Ａ０〜Ａ１９に基づいてアドレス空間のアクセスを示す チップセレクト信号ＣＳ１，ＣＳ２とで構成されるＲＯＭ制御信号を設けたホス トシステム１と、予め設定されたクロックを生成するクロック生成手段２２と、 このクロック生成手段２２で生成されたクロックに基づき、アドレス信号Ａ０〜 Ａ１９、アッパーバイトイネーブル信号ＵＢＥ及びチップセレクト信号ＣＳ１， ＣＳ２からロウアドレスストローブ信号ＲＡＳ及びカラムアドレスストローブ信 号ＬＣ，ＵＣを、アドレス信号Ａ０〜Ａ１９からデータの読出／書込を行なう例 えばＤＲＡＭ２３Ａ，２３ＢのＲＡＭアドレス信号ＲＡ０〜ＲＡ９を、アドレス 信号Ａ０〜Ａ１９、アッパーバイトイネーブル信号ＵＢＥ及びアウトプットイネ ーブル信号ＯＥからライトイネーブル信号ＷＥを各々生成するＲＡＭ制御手段１ ２１と、このＲＡＭ制御手段１２１で制御されたデータのバックアップを行なう バックアップ手段２４とを有するメモリ増設部２とで構成される。

【００２５】 次に、本考案の第二実施例によるメモリ増設装置の動作を図４、図５を参照し て説明する。

【００２６】 まず、第１に、本考案の第二実施例によるメモリ増設装置は、図４に示すよう に、ホストシステム１からのチップセレクト信号ＣＳ１，ＣＳ２が“Ｌ”となっ た時、このチップセレクト信号ＣＳ１，ＣＳ２に対応したメモリエリアに相当す るメモリ増設部２のＤＲＡＭ２３Ａ，２３Ｂに対してロウアドレスストローブ信 号ＲＡＳをアクティブ“Ｌ”とし、ロウアドレスストローブ信号ＲＡＳのアクテ ィブ条件にアドレス信号Ａ０及びアッパーバイトイネーブル信号ＵＢＥを加え、 アドレス信号Ａ０が“Ｌ”（偶数アドレス）の場合は、ロウのカラムアドレスス トローブ信号ＬＣをアクティブ“Ｌ”に、アッパーバイトイネーブル信号ＵＢＥ が“Ｌ”（奇数アドレス）の場合、アッパーのカラムアドレスストローブ信号Ｕ Ｃをアクティブ（“Ｌ”）とし、クロック生成手段２２で生成したホストシステ ム１と非同期のクロックの２度目の立ち上がり時にカラムアドレスストローブ信 号ＬＣ，ＵＣを立ち下げ、アクティブ“Ｌ”とする。

【００２７】 第２に、チップセレクト信号ＣＳ１，ＣＳ２の立ち上がり（インアクティブ） と同時にロウアドレスストローブ信号ＲＡＳ，カラムアドレスストローブ信号Ｌ Ｃ，ＵＣを立ち上げ（インアクテイブとする）、ＲＡＭ制御手段１２１は、アド レス信号Ａ０〜Ａ１９の上位Ａ１０〜Ａ１９をＲＡＭアドレス信号ＲＡ０〜ＲＡ ９に出力し、ロウアドレスストローブ信号ＲＡＳのアクティブ後、クロック生成 手段２２のクロック立ち上がり後の最初のクロック立ち下がりで下位Ａ１〜Ａ９ をＲＡＭアドレス信号ＲＡ０〜ＲＡ８に出力する。

【００２８】 第３に、読出時のＤＲＡＭ２３Ａ，２３Ｂへのライトイネーブル信号ＷＥは、 インアクティブとする必要があり、ロウアドレスストローブ信号ＲＡＳ信号のア クティブ後、クロック生成手段２２のクロック立ち上がり後の最初のクロック立 ち下がりで、アウトプットイネーブル信号ＯＥのレベルが“Ｌ”となることを確 認し、ライトイネーブル信号ＷＥを変化させず“Ｈ”レベルを保つ。

【００２９】 また、ＤＲＡＭ２３Ａ，２３Ｂへの書込の場合は、ロウアドレスストローブ信 号ＲＡＳ、カラムアドレスストローブ信号ＬＣ，ＵＣ、ＲＡＭアドレス信号ＲＡ ０〜ＲＡ９が上述と同様に生成される。

【００３０】 しかし、書込時はＤＲＡＭ２３Ａ，２３Ｂに対するライトイネーブル信号ＷＥ はアクティブとする必要があり、ロウアドレスストローブ信号ＲＡＳのアクティ ブ後、クロック生成手段２２のクロックの立ち上がり後の最初のクロック立ち下 がりで、アウトプットイネーブル信号ＯＥのレベルが“Ｈ”となっていることを 確認後（読み込みサイクルではない）、ライトイネーブル信号ＷＥをアクティブ “Ｌ”とする。

【００３１】 このＤＲＡＭ２３Ａ，２３Ｂのリフレッシュは、図６に示すように、本考案の 第一実施例によるメモリ増設装置と同様のタイミングでリフレッシュを行なうが 、カラムアドレスストローブ信号ＬＣ，ＵＣが２種類となるため、本考案の第一 実施例によるメモリ増設装置のカラムアドレスストローブ信号ＣＡＳと同じタイ ミングでカラムアドレスストローブ信号ＬＣ，ＵＣをアクティブとし、かつＤＲ ＡＭ２３Ａ，２３Ｂに対する他の信号は特に考慮しない。

【００３２】

【考案の効果】

以上説明したように、本考案のメモリ増設装置よれば、ＲＯＭに対する制御信 号のみを備えたメモリカード等にＲＡＭが搭載が可能となるため、メモリ増設と しての拡張性が増大するという効果がある。

【図面の簡単な説明】

【図１】本考案の第一実施例によるメモリ増設装置のブ
ロック構成図である。

【図２】本考案の第一実施例によるメモリ増設装置のタ
イムチャートである。

【図３】本考案の第一実施例によるメモリ増設装置のＤ
ＲＡＭリフレッシュタイムチャートである。

【図４】本考案の第二実施例によるメモリ増設装置のブ
ロック構成図である。

【図５】本考案の第二実施例によるメモリ増設装置のタ
イムチャートである。

【図６】本考案の第二実施例によるメモリ増設装置のＤ
ＲＡＭリフレッシュタイムチャートである。

【符号の説明】

１ ホストシステム ２ メモリ増設部 ２１，１２１ ＲＡＭ制御手段 ２２ クロック生成手段 ２３Ａ，２３Ｂ ＲＡＭ制御手段（ＤＲＡＭ） ２４ バックアップ手段

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 アドレスを制御するアドレス信号と、こ
   のアドレス信号で制御されたアドレスのデータの入出力
   線であるデータバスの上位８ビットがアクセスされたこ
   とを示すアッパーバイトイネーブル信号と、上記アドレ
   ス信号に基づいてデータの読出を示すアウトプットイネ
   ーブル信号と、上記アドレス信号に基づいて上記アドレ
   ス空間のアクセスを示すチップセレクト信号とで構成さ
   れるＲＯＭ制御信号を設けたホストシステムと、 予め設定されたクロックを生成するクロック生成手段
   と、このクロック生成手段で生成されたクロックに基づ
   き、上記アドレス信号、アッパーバイトイネーブル信号
   及びチップセレクト信号からロウアドレスストローブ信
   号及びカラムアドレスストローブ信号を、上記アドレス
   信号からデータの読出／書込を行なうＲＡＭのアドレス
   信号を、上記アドレス信号、アッパーバイトイネーブル
   信号及びアウトプットイネーブル信号からライトイネー
   ブル信号を各々生成するＲＡＭ制御手段と、このＲＡＭ
   制御手段で制御されたデータのバックアップを行なうバ
   ックアップ手段とを有するメモリ増設部とを具備したこ
   とを特徴とするメモリ増設装置。