JPH0767375A - Ｖｔｒのモータ制御回路 - Google Patents
Ｖｔｒのモータ制御回路Info
- Publication number
- JPH0767375A JPH0767375A JP5211154A JP21115493A JPH0767375A JP H0767375 A JPH0767375 A JP H0767375A JP 5211154 A JP5211154 A JP 5211154A JP 21115493 A JP21115493 A JP 21115493A JP H0767375 A JPH0767375 A JP H0767375A
- Authority
- JP
- Japan
- Prior art keywords
- motor
- control circuit
- data
- motor control
- multiplication
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】
【目的】ソフトウエア処理演算を軽減し、全体としての
処理スピードの高速化を図ったモータ制御回路並びに該
回路を搭載したＶＴＲを提供する。 【構成】ＶＴＲはヘッドモータやキャプスタンモータを
制御する回路を有している。このモータ制御回路は、モ
ータ１の回転に伴って生じるＦＧパルスでフリーランカ
ウンタ１０の出力をラッチし、そのラッチ出力に基いて
形成した制御信号によってモータ１を制御する。制御信
号に対するフィルタ処理をソフトウエア演算するに際し
必要となる乗除算をハードで行ない、加減算はソフトウ
エアで行なう。制御信号の形成はマイクロコンピュータ
１４で行なわれ、該マイクロコンピュータ１４は引き続
く２つのラッチ出力間の差データ、又はラッチ出力と所
定値間の差データの乗除算を行なうため前記差データを
倍数データのクロックによってシフトするデータシフタ
１５を有している。
処理スピードの高速化を図ったモータ制御回路並びに該
回路を搭載したＶＴＲを提供する。 【構成】ＶＴＲはヘッドモータやキャプスタンモータを
制御する回路を有している。このモータ制御回路は、モ
ータ１の回転に伴って生じるＦＧパルスでフリーランカ
ウンタ１０の出力をラッチし、そのラッチ出力に基いて
形成した制御信号によってモータ１を制御する。制御信
号に対するフィルタ処理をソフトウエア演算するに際し
必要となる乗除算をハードで行ない、加減算はソフトウ
エアで行なう。制御信号の形成はマイクロコンピュータ
１４で行なわれ、該マイクロコンピュータ１４は引き続
く２つのラッチ出力間の差データ、又はラッチ出力と所
定値間の差データの乗除算を行なうため前記差データを
倍数データのクロックによってシフトするデータシフタ
１５を有している。
Description
【０００１】
【産業上の利用分野】本発明はモータ制御回路に関する
ものであり、特にＶＴＲ（ビデオテープレコーダ）のモ
ータ制御回路に関するものである。
ものであり、特にＶＴＲ（ビデオテープレコーダ）のモ
ータ制御回路に関するものである。
【０００２】
【従来の技術】図７はＶＴＲにおけるヘッドサーボ系の
速度制御回路についての従来例を示している。モータ１
によって一体に回転するシリンダ２に関連してＦＧパル
ス発生素子３からＦＧパルスが発生する。このパルスは
波形成形兼用の増幅器４を経てカウンタ５に入力され
る。カウンタ５はＦＧパルスの周期や位相データを計測
し、基準値との差を出力する。カウンタ５から出力され
た信号はＤ／Ａ変換回路６、フィルタ７、リニアアンプ
８を経てモータドライバ９に与えられ、モータ１の速度
や位相を制御することになる。
速度制御回路についての従来例を示している。モータ１
によって一体に回転するシリンダ２に関連してＦＧパル
ス発生素子３からＦＧパルスが発生する。このパルスは
波形成形兼用の増幅器４を経てカウンタ５に入力され
る。カウンタ５はＦＧパルスの周期や位相データを計測
し、基準値との差を出力する。カウンタ５から出力され
た信号はＤ／Ａ変換回路６、フィルタ７、リニアアンプ
８を経てモータドライバ９に与えられ、モータ１の速度
や位相を制御することになる。
【０００３】一方、図８に示す従来例では、前記モータ
１の周期や位相をフィルタ７やリニアアンプ８を含めて
マイクロコンピュータ１４でソフト的に演算処理してモ
ータ制御信号を形成するようにしている。図８で、１０
はフリーランカウンタであり、クロックＣＬＫをフリー
ランカウントしている。このカウンタ１０の出力はＦＧ
パルスが入る度にラッチ回路１１でラッチされる。ラッ
チ回路の出力を使ってソフトウエア処理系１２で演算
し、モータ制御信号を出力する。モータ制御信号はＤ／
Ａ変換回路１３でアナログ信号に変換された後、モータ
ドライバ９へ与えられる。
１の周期や位相をフィルタ７やリニアアンプ８を含めて
マイクロコンピュータ１４でソフト的に演算処理してモ
ータ制御信号を形成するようにしている。図８で、１０
はフリーランカウンタであり、クロックＣＬＫをフリー
ランカウントしている。このカウンタ１０の出力はＦＧ
パルスが入る度にラッチ回路１１でラッチされる。ラッ
チ回路の出力を使ってソフトウエア処理系１２で演算
し、モータ制御信号を出力する。モータ制御信号はＤ／
Ａ変換回路１３でアナログ信号に変換された後、モータ
ドライバ９へ与えられる。
【０００４】
【発明が解決しようとする課題】上記２つのモータ制御
方式のうち、部品点数の少なさやデバックのしやすさか
ら後者（図８）の方式が主流となっている。しかしなが
ら、この方式のように、ソフトウエア処理でフィルタ等
の演算をしようとすると、加減算の他に乗除算も必要と
なる。加減算は比較的簡単にソフトウエア演算できる
が、乗除算は複雑で時間もかかる。そのため処理スピー
ドが遅くなり、より精度の高いモータ制御を実現しにく
いという欠点がある。しかも、ＶＴＲにおいて、マイク
ロコンピュータはモータの速度制御のみに使わずに、他
の種々の制御にも使うのが一般的である。従って、ソフ
トウエア上の負担が大きい上に、モータの回転中常に行
なわれる速度制御や位相制御での処理が遅いと、他の制
御にとって不便でもある。
方式のうち、部品点数の少なさやデバックのしやすさか
ら後者（図８）の方式が主流となっている。しかしなが
ら、この方式のように、ソフトウエア処理でフィルタ等
の演算をしようとすると、加減算の他に乗除算も必要と
なる。加減算は比較的簡単にソフトウエア演算できる
が、乗除算は複雑で時間もかかる。そのため処理スピー
ドが遅くなり、より精度の高いモータ制御を実現しにく
いという欠点がある。しかも、ＶＴＲにおいて、マイク
ロコンピュータはモータの速度制御のみに使わずに、他
の種々の制御にも使うのが一般的である。従って、ソフ
トウエア上の負担が大きい上に、モータの回転中常に行
なわれる速度制御や位相制御での処理が遅いと、他の制
御にとって不便でもある。
【０００５】本発明はこのような点に鑑みなされたもの
であって、ソフトウエア処理演算を軽減し、全体として
の処理スピードの高速化を図ったモータ制御回路並びに
該回路を搭載したＶＴＲを提供することを目的とする。
であって、ソフトウエア処理演算を軽減し、全体として
の処理スピードの高速化を図ったモータ制御回路並びに
該回路を搭載したＶＴＲを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、モータの回転に伴って生じるパルスでフ
リーランカウンタの出力をラッチし、そのラッチ出力に
基いて形成した制御信号によってモータを制御するよう
にしたモータ制御回路において、前記制御信号に対する
フィルタ処理をソフトウエアで演算するに際し必要とな
る乗除算をハードで行なうようにしている。
め本発明では、モータの回転に伴って生じるパルスでフ
リーランカウンタの出力をラッチし、そのラッチ出力に
基いて形成した制御信号によってモータを制御するよう
にしたモータ制御回路において、前記制御信号に対する
フィルタ処理をソフトウエアで演算するに際し必要とな
る乗除算をハードで行なうようにしている。
【０００７】また、その際、前記制御信号の形成はマイ
クロコンピュータで行なわれ、該マイクロコンピュータ
は引き続く２つのラッチ出力間の差データ、又はラッチ
出力と所望値間の差データの乗除算を行なうため前記差
データを倍数データとしてのクロックによってシフトす
るデータシフタを有している。
クロコンピュータで行なわれ、該マイクロコンピュータ
は引き続く２つのラッチ出力間の差データ、又はラッチ
出力と所望値間の差データの乗除算を行なうため前記差
データを倍数データとしてのクロックによってシフトす
るデータシフタを有している。
【０００８】
【作用】このような構成によると、乗除算はハード的に
行なわれるので、その分、ソフトウエアの負担が軽減さ
れる。一方、加減算はソフト的に行なえばよい。尚、乗
除算をハード的に行なうのに、例えばシフトレジスタ等
のデータシフタを用いればハード的な構成が少なくて済
み、マイクロコンピュータ内での占有面積も小さいもの
となる。
行なわれるので、その分、ソフトウエアの負担が軽減さ
れる。一方、加減算はソフト的に行なえばよい。尚、乗
除算をハード的に行なうのに、例えばシフトレジスタ等
のデータシフタを用いればハード的な構成が少なくて済
み、マイクロコンピュータ内での占有面積も小さいもの
となる。
【０００９】
【実施例】本発明を実施した図１において、図８の従来
例と同一部分には同一の符号を付して重複説明を省略す
る。本実施例では、マイクロコンピュータ１４に乗除算
を行なうためのデータシフタ１５が設けられている。従
って、ソフトウエア処理系１２では、加減算は行なう
が、乗除算は行なわない。
例と同一部分には同一の符号を付して重複説明を省略す
る。本実施例では、マイクロコンピュータ１４に乗除算
を行なうためのデータシフタ１５が設けられている。従
って、ソフトウエア処理系１２では、加減算は行なう
が、乗除算は行なわない。
【００１０】図２はマイクロコンピュータ１４の主要部
の構成を示しており、１６はデータバスを示す。１７は
ＲＡＭ、１８はＣＰＵ、１９はＰＷＭ（パルス幅変調）
回路、２０、２１及び２２はマイクロコンピュータ１４
の端子を示す。データシフタ１５は図３に示すようにシ
フトレジスタ３１と、このシフトレジスタ３１にクロッ
クＣＬＫ1を与える４ビットレジスタ３２とからなって
いる。シフトレジスタ３１は更に図４に示すようにｎ個
のフリップフロップＦＦ1〜ＦＦnとスイッチＳ1〜Ｓnか
らなっている。
の構成を示しており、１６はデータバスを示す。１７は
ＲＡＭ、１８はＣＰＵ、１９はＰＷＭ（パルス幅変調）
回路、２０、２１及び２２はマイクロコンピュータ１４
の端子を示す。データシフタ１５は図３に示すようにシ
フトレジスタ３１と、このシフトレジスタ３１にクロッ
クＣＬＫ1を与える４ビットレジスタ３２とからなって
いる。シフトレジスタ３１は更に図４に示すようにｎ個
のフリップフロップＦＦ1〜ＦＦnとスイッチＳ1〜Ｓnか
らなっている。
【００１１】次に動作を説明する。図２において、フリ
ーランカウンタ１０は端子２１から入力されるクロック
ＣＬＫをフリーランカウントしており、その出力（本
来、ディジタル値である）を模式的に示すと、図５
（ａ）のようになる。今、ＦＧパルスＦＧ1が端子２０
から増幅器４を通してラッチ回路１１に与えられると、
ラッチ回路１１によってカウント値Ｄ1がラッチされ
る。
ーランカウンタ１０は端子２１から入力されるクロック
ＣＬＫをフリーランカウントしており、その出力（本
来、ディジタル値である）を模式的に示すと、図５
（ａ）のようになる。今、ＦＧパルスＦＧ1が端子２０
から増幅器４を通してラッチ回路１１に与えられると、
ラッチ回路１１によってカウント値Ｄ1がラッチされ
る。
【００１２】続いて、次のＦＧパルスＦＧ2によってカ
ウント値Ｄ2がラッチされる。ソフトウエア処理系１２
はＤ2−Ｄ1＝Ｔ1を計算する。そのＴ1に乗数ｎを掛けた
値が基準値と比較され、その差がＰＷＭ回路１９へ与え
られるが、本実施例ではＴ1に乗数ｎを掛ける計算はソ
フト的に行なうのでなく、ハード的に行なうようになっ
ている。
ウント値Ｄ2がラッチされる。ソフトウエア処理系１２
はＤ2−Ｄ1＝Ｔ1を計算する。そのＴ1に乗数ｎを掛けた
値が基準値と比較され、その差がＰＷＭ回路１９へ与え
られるが、本実施例ではＴ1に乗数ｎを掛ける計算はソ
フト的に行なうのでなく、ハード的に行なうようになっ
ている。
【００１３】即ち、ラッチ回路の出力Ｔ1（＝Ｄ2−
Ｄ1）は｛Ｉ1〜Ｉn｝ビットで図４のフリップフロップ
ＦＦ1〜ＦＦnへ与えられる。このとき、スイッチＳ1〜
Ｓnは接点e側に設定されているものとする。次に、この
各フリップフロップＦＦ1〜ＦＦnへ入力されたデータは
図３の４ビットシフトレジスタ３２から与えられるクロ
ックＣＬＫ1によって右方向へシフトされる。
Ｄ1）は｛Ｉ1〜Ｉn｝ビットで図４のフリップフロップ
ＦＦ1〜ＦＦnへ与えられる。このとき、スイッチＳ1〜
Ｓnは接点e側に設定されているものとする。次に、この
各フリップフロップＦＦ1〜ＦＦnへ入力されたデータは
図３の４ビットシフトレジスタ３２から与えられるクロ
ックＣＬＫ1によって右方向へシフトされる。
【００１４】このとき、スイッチＳ1〜Ｓnは接点ｆ側に
設定されている。クロックＣＬＫ1が１個で１ビット分
だけ右へシフトした場合は、出力｛Ｏ1〜Ｏn｝は入力
｛Ｉ1〜Ｉn｝の２倍となる。クロックＣＬＫ1が２個で
２ビット分だけ右へシフトすると、４倍となり、クロッ
クＣＬＫ1がｎ個でｎビット分だけ右へシフトすると、
ｎ倍の出力が得られる。尚、ロックの入力によって左方
向へシフトする場合は除算（１／ｎ）となる。
設定されている。クロックＣＬＫ1が１個で１ビット分
だけ右へシフトした場合は、出力｛Ｏ1〜Ｏn｝は入力
｛Ｉ1〜Ｉn｝の２倍となる。クロックＣＬＫ1が２個で
２ビット分だけ右へシフトすると、４倍となり、クロッ
クＣＬＫ1がｎ個でｎビット分だけ右へシフトすると、
ｎ倍の出力が得られる。尚、ロックの入力によって左方
向へシフトする場合は除算（１／ｎ）となる。
【００１５】図３において、４ビットシフトレジスタ３
２はクロックＣＬＫを入力し、別途ＲＡＭ１７（図２参
照）からくる４ビットの倍数データによって決まるパル
ス数のクロックＣＬＫ1を出力する。シフトレジスタ３
１の出力はＰＷＭ回路１９へ与えられる。ＰＷＭ回路１
９はシフトレジスタ３１の出力に応じたＰＷＭ信号を端
子２２へ出力する。このＰＷＭ信号は抵抗Ｒとコンデン
サＣから成る外付けの平滑回路で平滑された後、モータ
ドライバ９へ与えられる。モータドライバ９は、この入
力信号に基いてモータ１の速度を制御する。
２はクロックＣＬＫを入力し、別途ＲＡＭ１７（図２参
照）からくる４ビットの倍数データによって決まるパル
ス数のクロックＣＬＫ1を出力する。シフトレジスタ３
１の出力はＰＷＭ回路１９へ与えられる。ＰＷＭ回路１
９はシフトレジスタ３１の出力に応じたＰＷＭ信号を端
子２２へ出力する。このＰＷＭ信号は抵抗Ｒとコンデン
サＣから成る外付けの平滑回路で平滑された後、モータ
ドライバ９へ与えられる。モータドライバ９は、この入
力信号に基いてモータ１の速度を制御する。
【００１６】上述した図１〜図４の回路をモータ１の位
相制御に適用する場合は、ラッチデータＤ2と所望値ＤP
との差、Ｄ2−ＤP＝ＴPを求め、このＴPに対して乗除算
を施すという点が相違するだけで、基本的には速度制御
の場合と同一である。
相制御に適用する場合は、ラッチデータＤ2と所望値ＤP
との差、Ｄ2−ＤP＝ＴPを求め、このＴPに対して乗除算
を施すという点が相違するだけで、基本的には速度制御
の場合と同一である。
【００１７】図６は乗除算を行なう他のハード例を示し
ており、ここではＲＡＭ１７からの倍数を一時的に保持
する乗算レジスタ６１と、入力Ｉ1〜Ｉnを一時的に保持
する被乗数レジスタ６２と、それらのレジスタ６１、６
２からのデータをロジックするランダムロジック回路６
３とから成っている。一般にランダムロジック回路６３
は構成が複雑である。この図６の回路に比し、上述した
図３の回路は構成が簡単であり、マイクロコンピュータ
１４に組み込む場合は、占有面積が少ないので、有利で
あるといえる。
ており、ここではＲＡＭ１７からの倍数を一時的に保持
する乗算レジスタ６１と、入力Ｉ1〜Ｉnを一時的に保持
する被乗数レジスタ６２と、それらのレジスタ６１、６
２からのデータをロジックするランダムロジック回路６
３とから成っている。一般にランダムロジック回路６３
は構成が複雑である。この図６の回路に比し、上述した
図３の回路は構成が簡単であり、マイクロコンピュータ
１４に組み込む場合は、占有面積が少ないので、有利で
あるといえる。
【００１８】
【発明の効果】以上説明したように本発明によれば、モ
ータ制御信号の形成において、フィルタ演算をソフトウ
エアで行なう際に、ソフトウエア上の負担の大きな乗除
算はハード的に行なうように構成しているので、ソフト
ウエアの負担が軽減される。しかも、処理スピードが早
くなるので、モータの変化に迅速に追随した制御を行な
うことができ、制御精度が向上する。尚、乗除算をハー
ド的に行なうのに、シフトレジスタ等のデータシフタを
用いればハード的な構成が少なくて済み、マイクロコン
ピュータ内での占有面積も小さいものとなる。
ータ制御信号の形成において、フィルタ演算をソフトウ
エアで行なう際に、ソフトウエア上の負担の大きな乗除
算はハード的に行なうように構成しているので、ソフト
ウエアの負担が軽減される。しかも、処理スピードが早
くなるので、モータの変化に迅速に追随した制御を行な
うことができ、制御精度が向上する。尚、乗除算をハー
ド的に行なうのに、シフトレジスタ等のデータシフタを
用いればハード的な構成が少なくて済み、マイクロコン
ピュータ内での占有面積も小さいものとなる。
【図１】本発明を実施したＶＴＲのモータ制御回路を示
すブロック回路図。
すブロック回路図。
【図２】そのマイクロコンピュータ部分を詳細に表わし
たブロック回路図。
たブロック回路図。
【図３】それに設けた乗除算用のデータシフタのブロッ
ク回路図。
ク回路図。
【図４】データシフタを構成するシフトレジスタを示す
回路図。
回路図。
【図５】本発明の動作説明図。
【図６】本発明の他の実施例における乗除算回路を示す
ブロック回路図。
ブロック回路図。
【図７】従来例のモータ制御回路を示すブロック回路
図。
図。
【図８】他の従来例のモータ制御回路を示すブロック回
路図。
路図。
１ モータ ９ モータドライバ １０ フリーランカウンタ １１ ラッチ回路 １４ マイクロコンピュータ １５ データシフタ １９ ＰＷＭ回路 ３１ シフトレジスタ ６３ ランダムロジック回路
Claims (3)
- 【請求項１】モータの回転に伴って生じるパルスでフリ
ーランカウンタの出力をラッチし、そのラッチ出力に基
いて形成した制御信号によってモータを制御するように
したモータ制御回路において、 前記制御信号に対するフィルタ処理をソフトウエアで演
算するに際し必要となる乗除算をハードで行なうように
したモータ制御回路。 - 【請求項２】前記制御信号の形成はマイクロコンピュー
タで行なわれ、該マイクロコンピュータは引き続く２つ
のラッチ出力間の差データ、又はラッチ出力と所望値間
の差データの乗除算を行なうため前記差データを倍数デ
ータとしてのクロックによってシフトするデータシフタ
を有している請求項１のモータ制御回路。 - 【請求項３】前記請求項１又は請求項２のモータ制御回
路を搭載したビデオテープレコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5211154A JPH0767375A (ja) | 1993-08-26 | 1993-08-26 | Ｖｔｒのモータ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5211154A JPH0767375A (ja) | 1993-08-26 | 1993-08-26 | Ｖｔｒのモータ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0767375A true JPH0767375A (ja) | 1995-03-10 |
Family
ID=16601289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5211154A Pending JPH0767375A (ja) | 1993-08-26 | 1993-08-26 | Ｖｔｒのモータ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0767375A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5970015A (ja) * | 1982-10-13 | 1984-04-20 | Fanuc Ltd | デイジタルフイルタ |
| JPH04353652A (ja) * | 1991-05-31 | 1992-12-08 | Sanyo Electric Co Ltd | ソフトウェアサーボ装置 |
-
1993
- 1993-08-26 JP JP5211154A patent/JPH0767375A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5970015A (ja) * | 1982-10-13 | 1984-04-20 | Fanuc Ltd | デイジタルフイルタ |
| JPH04353652A (ja) * | 1991-05-31 | 1992-12-08 | Sanyo Electric Co Ltd | ソフトウェアサーボ装置 |
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