JP2880634B2 - Ｐｗｍ合成回路及びそれを使用したｖｔｒ - Google Patents
Ｐｗｍ合成回路及びそれを使用したｖｔｒInfo
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- JP2880634B2 JP2880634B2 JP5299795A JP29979593A JP2880634B2 JP 2880634 B2 JP2880634 B2 JP 2880634B2 JP 5299795 A JP5299795 A JP 5299795A JP 29979593 A JP29979593 A JP 29979593A JP 2880634 B2 JP2880634 B2 JP 2880634B2
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Description
【０００１】
【産業上の利用分野】本発明はカウンタの出力に基いて
ＰＷＭ（パルス幅変調）パルスを発生し合成するＰＷＭ
合成回路及びそれを用いたＶＴＲ（ビデオテープレコー
ダ）に関するものである。
ＰＷＭ（パルス幅変調）パルスを発生し合成するＰＷＭ
合成回路及びそれを用いたＶＴＲ（ビデオテープレコー
ダ）に関するものである。
【０００２】
【従来の技術】ＶＴＲにおいては、ヘッドドラムを駆動
するモータやキャプスタンを駆動するモータ等の速度制
御をマイクロコンピュータ（以下「マイコン」という）
を使用して行なうものが主流になってきている。図３は
このような速度制御回路をヘッドサーボ系に関して示し
ている。同図において、磁気ヘッドを搭載した回転シリ
ンダ（図示せず）を駆動するモータ３６の速度制御は次
のようにして行なわれる。まず、クロックＣＬＫをカウ
ントするフリーランカウンタ３１の出力をインプットキ
ャプチャレジスタ３２でモータ３６側からのＦＧパルス
が入る度にラッチする。
するモータやキャプスタンを駆動するモータ等の速度制
御をマイクロコンピュータ（以下「マイコン」という）
を使用して行なうものが主流になってきている。図３は
このような速度制御回路をヘッドサーボ系に関して示し
ている。同図において、磁気ヘッドを搭載した回転シリ
ンダ（図示せず）を駆動するモータ３６の速度制御は次
のようにして行なわれる。まず、クロックＣＬＫをカウ
ントするフリーランカウンタ３１の出力をインプットキ
ャプチャレジスタ３２でモータ３６側からのＦＧパルス
が入る度にラッチする。
【０００３】そして、引き続く２つのラッチデータ間の
時間をＣＰＵ３３で求めるとともに所定の基準値と比較
して、その差を計算する。ＰＷＭ発生回路３４では、こ
のＣＰＵ３３の演算結果のデータに基いてＰＷＭ（パル
ス幅変調）信号を出力する。このＰＷＭ信号は、抵抗Ｒ
とコンデンサＣから成る平滑回路で平滑された後、モー
タドライバ回路３５に与えられる。３７はＦＧパルスを
増幅するパルス増幅器である。
時間をＣＰＵ３３で求めるとともに所定の基準値と比較
して、その差を計算する。ＰＷＭ発生回路３４では、こ
のＣＰＵ３３の演算結果のデータに基いてＰＷＭ（パル
ス幅変調）信号を出力する。このＰＷＭ信号は、抵抗Ｒ
とコンデンサＣから成る平滑回路で平滑された後、モー
タドライバ回路３５に与えられる。３７はＦＧパルスを
増幅するパルス増幅器である。
【０００４】ＰＷＭ発生回路３４は図４に示すように第
１ＰＷＭ回路５と第２ＰＷＭ回路６、シフト回路７、Ａ
ＮＤ回路８、ＯＲ回路９から成っている。第１ＰＷＭ回
路５はＣＰＵ３３からの１１ビットのデータのうち、下
位の６ビットを受けて、その６ビットのデータに基づく
第１パルス（イ）を発生し、第２ＰＷＭ回路６は上位５
ビットを受けて、その５ビットに基づく第２パルス
（ロ）を発生する。このように、ＣＰＵ３３からのデー
タを２つのＰＷＭ回路５、６で同時処理するのは時間的
な処理効率をかせぐためである。
１ＰＷＭ回路５と第２ＰＷＭ回路６、シフト回路７、Ａ
ＮＤ回路８、ＯＲ回路９から成っている。第１ＰＷＭ回
路５はＣＰＵ３３からの１１ビットのデータのうち、下
位の６ビットを受けて、その６ビットのデータに基づく
第１パルス（イ）を発生し、第２ＰＷＭ回路６は上位５
ビットを受けて、その５ビットに基づく第２パルス
（ロ）を発生する。このように、ＣＰＵ３３からのデー
タを２つのＰＷＭ回路５、６で同時処理するのは時間的
な処理効率をかせぐためである。
【０００５】図５は下位ビットＤ６〜Ｄ２がそれぞれ
”１”のときの第１ＰＷＭ回路５の出力パルスを示し
ている。図５において、（ａ）はＤ６のみが ”１”
で、Ｄ１〜Ｄ５が ”０”のときの出力パルスを示し、
（ｂ）はＤ５のみが ”１”で、Ｄ１〜Ｄ４、Ｄ６が ”
０”のときの出力パルス、（ｃ）はＤ４のみが ”１”
で、Ｄ１〜Ｄ３、Ｄ５、Ｄ６が ”０”のときの出力パ
ルス、（ｄ）はＤ３のみが ”１”で、Ｄ１、Ｄ２、Ｄ
４〜Ｄ６が ”０”のときの出力パルス、（ｅ）はＤ２
のみが ”１”で、Ｄ１、Ｄ３〜Ｄ６が ”０”のときの
出力パルスをそれぞれ示している。
”１”のときの第１ＰＷＭ回路５の出力パルスを示し
ている。図５において、（ａ）はＤ６のみが ”１”
で、Ｄ１〜Ｄ５が ”０”のときの出力パルスを示し、
（ｂ）はＤ５のみが ”１”で、Ｄ１〜Ｄ４、Ｄ６が ”
０”のときの出力パルス、（ｃ）はＤ４のみが ”１”
で、Ｄ１〜Ｄ３、Ｄ５、Ｄ６が ”０”のときの出力パ
ルス、（ｄ）はＤ３のみが ”１”で、Ｄ１、Ｄ２、Ｄ
４〜Ｄ６が ”０”のときの出力パルス、（ｅ）はＤ２
のみが ”１”で、Ｄ１、Ｄ３〜Ｄ６が ”０”のときの
出力パルスをそれぞれ示している。
【０００６】ここで、（ｆ）にＤ１のみが ”１”で、
Ｄ２〜Ｄ６が ”０”のときの出力パルスを示していな
いのは、そのパルスの周期が大きく、図５に描けないか
らである。ＣＰＵ３３から与えられるデータによってＤ
１〜Ｄ６の値は決まり、第１パルス（イ）も決まるが、
その第１パルス（イ）は図５（ａ）〜（ｆ）の組合せに
よって決まる。
Ｄ２〜Ｄ６が ”０”のときの出力パルスを示していな
いのは、そのパルスの周期が大きく、図５に描けないか
らである。ＣＰＵ３３から与えられるデータによってＤ
１〜Ｄ６の値は決まり、第１パルス（イ）も決まるが、
その第１パルス（イ）は図５（ａ）〜（ｆ）の組合せに
よって決まる。
【０００７】次に、図６における（ｇ）〜（ｋ）は上位
ビットＤ１１〜Ｄ７がそれぞれ ”１”のときに第２Ｐ
ＷＭ回路６から出力される第２パルス（ロ）を示してい
る。（ｇ）はＤ１１のみが ”１”のとき、（ｈ）はＤ
１０のみが ”１”のとき、（ｉ）はＤ９のみが ”１”
のとき、（ｊ）はＤ８のみが ”１”のとき、そして
（ｋ）はＤ７のみが ”１”のときの第２パルス（ロ）
を示している。また、（ｍ）はＤ１１とＤ１０が ”
１”のとき、（ｎ）はＤ１１、Ｄ１０、Ｄ９が ”１”
のとき、（ｏ）はＤ１１〜Ｄ８が ”１”のとき、
（ｐ）はＤ１１〜Ｄ７が ”１”のときの出力パルス波
形をそれぞれ示している。（ｇ）〜（ｋ）の組合せによ
り、（ｍ）〜（ｐ）以外のパルスも出力されうることは
いうまでもない。図４に戻ってシフト回路７は上位ビッ
トＤ７〜Ｄ１１の最下位ビットＤ７の重み分だけ、第２
パルス（ロ）をシフトさせるが、Ｄ７の重み分とは図６
（ｋ）に示すパルス幅Ｔに相当する。
ビットＤ１１〜Ｄ７がそれぞれ ”１”のときに第２Ｐ
ＷＭ回路６から出力される第２パルス（ロ）を示してい
る。（ｇ）はＤ１１のみが ”１”のとき、（ｈ）はＤ
１０のみが ”１”のとき、（ｉ）はＤ９のみが ”１”
のとき、（ｊ）はＤ８のみが ”１”のとき、そして
（ｋ）はＤ７のみが ”１”のときの第２パルス（ロ）
を示している。また、（ｍ）はＤ１１とＤ１０が ”
１”のとき、（ｎ）はＤ１１、Ｄ１０、Ｄ９が ”１”
のとき、（ｏ）はＤ１１〜Ｄ８が ”１”のとき、
（ｐ）はＤ１１〜Ｄ７が ”１”のときの出力パルス波
形をそれぞれ示している。（ｇ）〜（ｋ）の組合せによ
り、（ｍ）〜（ｐ）以外のパルスも出力されうることは
いうまでもない。図４に戻ってシフト回路７は上位ビッ
トＤ７〜Ｄ１１の最下位ビットＤ７の重み分だけ、第２
パルス（ロ）をシフトさせるが、Ｄ７の重み分とは図６
（ｋ）に示すパルス幅Ｔに相当する。
【０００８】図７は第１ＰＷＭ回路５と第２ＰＷＭ回路
６の出力パルスの合成動作の一例を示している。ここ
で、（ハ）はシフト回路７の出力、（ニ）はＡＮＤ回路
８の出力、（ホ）はＯＲ回路９の出力をそれぞれ示して
いる。
６の出力パルスの合成動作の一例を示している。ここ
で、（ハ）はシフト回路７の出力、（ニ）はＡＮＤ回路
８の出力、（ホ）はＯＲ回路９の出力をそれぞれ示して
いる。
【０００９】
【発明が解決しようとする課題】ところで、上記従来例
では、上位ビットＤ７〜Ｄ１１が全て ”０”のとき、
合成結果（出力端子１０の出力）も ”０”となってし
まう。即ち、Ｄ７〜Ｄ１１が全て ”０”であると、シ
フト回路７の入力が ”０”となるため、そのシフト回
路７の出力も ”０”となり、ＡＮＤ回路８からパルス
は出力されなくなる。従って、出力端子１０の出力は
”０”となる。
では、上位ビットＤ７〜Ｄ１１が全て ”０”のとき、
合成結果（出力端子１０の出力）も ”０”となってし
まう。即ち、Ｄ７〜Ｄ１１が全て ”０”であると、シ
フト回路７の入力が ”０”となるため、そのシフト回
路７の出力も ”０”となり、ＡＮＤ回路８からパルス
は出力されなくなる。従って、出力端子１０の出力は
”０”となる。
【００１０】これは下位ビットに基づく第１パルス
（イ）があるにも拘らず、それが出力されないことであ
るから正しい速度制御信号が得られないことになる。図
８は横軸にＣＰＵ３３からのデータ値、縦軸に出力端子
１０の平均出力パルスをとって示す特性図であるが、上
記従来例ではデータ値の低いところで制御信号が欠落し
てしまうことを表わしている。このデータ値の低いとこ
ろは速度モード（ＳＰ、ＥＰ等）を切り換えた直後の過
渡状態に対応する。尚、定常状態はＡ付近のデータであ
って制御信号の欠落は生じない。従来例では速度切り換
えの過渡時の制御が不安定になり、画像乱れが生じる。
（イ）があるにも拘らず、それが出力されないことであ
るから正しい速度制御信号が得られないことになる。図
８は横軸にＣＰＵ３３からのデータ値、縦軸に出力端子
１０の平均出力パルスをとって示す特性図であるが、上
記従来例ではデータ値の低いところで制御信号が欠落し
てしまうことを表わしている。このデータ値の低いとこ
ろは速度モード（ＳＰ、ＥＰ等）を切り換えた直後の過
渡状態に対応する。尚、定常状態はＡ付近のデータであ
って制御信号の欠落は生じない。従来例では速度切り換
えの過渡時の制御が不安定になり、画像乱れが生じる。
【００１１】本発明はこのような問題を解決し、データ
値が低いところにおいてもＰＷＭ合成が正しく行なわれ
るようにしたＰＷＭ合成回路及びＶＴＲを提供すること
を目的とする。
値が低いところにおいてもＰＷＭ合成が正しく行なわれ
るようにしたＰＷＭ合成回路及びＶＴＲを提供すること
を目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、カウンタの動作に基いて複数ビットのデ
ータを生じる手段と、前記データの下位ビットデータに
基づく第１パルスを発生する第１ＰＷＭ回路と、前記デ
ータの上位ビットデータに基づく第２パルスを発生する
第２ＰＷＭ回路と、前記上位ビットの最下位ビットの重
み分だけ前記第２パルスをシフトするシフト回路と、前
記シフト回路の出力と前記第１パルスの論理積をとる論
理積回路と、前記論理積回路の出力と前記第２パルスの
論理和をとる論理和回路とから成るＰＭＷ合成回路にお
いて、前記上位ビットが全て ”０”であることを検出
する検出手段と、前記検出手段が上位ビットの全て ”
０”を検出したとき前記第２ＰＷＭ回路に上位ビットの
最下位ビットが ”１”であるときのパルスを出力させ
る手段と、前記検出回路が上位ビットの全て ”０”を
検出したとき前記第２ＰＷＭ回路の出力を論理和回路に
与えないようになす禁止手段とを設けている。
め本発明では、カウンタの動作に基いて複数ビットのデ
ータを生じる手段と、前記データの下位ビットデータに
基づく第１パルスを発生する第１ＰＷＭ回路と、前記デ
ータの上位ビットデータに基づく第２パルスを発生する
第２ＰＷＭ回路と、前記上位ビットの最下位ビットの重
み分だけ前記第２パルスをシフトするシフト回路と、前
記シフト回路の出力と前記第１パルスの論理積をとる論
理積回路と、前記論理積回路の出力と前記第２パルスの
論理和をとる論理和回路とから成るＰＭＷ合成回路にお
いて、前記上位ビットが全て ”０”であることを検出
する検出手段と、前記検出手段が上位ビットの全て ”
０”を検出したとき前記第２ＰＷＭ回路に上位ビットの
最下位ビットが ”１”であるときのパルスを出力させ
る手段と、前記検出回路が上位ビットの全て ”０”を
検出したとき前記第２ＰＷＭ回路の出力を論理和回路に
与えないようになす禁止手段とを設けている。
【００１３】
【作用】このような構成によると、ＰＷＭ合成回路に入
力される上位ビットが全て ”０”のとき、検出回路が
これを検出する。その結果、第２ＰＷＭ回路では上位ビ
ットの最下位ビットについて ”１”が入力されたと同
様の出力を発生する。従って、シフト回路が動作し、第
１ＰＷＭ回路からのパルスを論理積回路が通過させる。
この論理積回路の出力は論理和回路に入力される。この
とき、論理和回路に別途入力される第２ＰＷＭ回路から
の出力パルスは擬似のパルスであるから、これが出力さ
れては誤信号となるが、これは禁止手段によって禁止さ
れるので、論理和回路の出力に影響を与えない。
力される上位ビットが全て ”０”のとき、検出回路が
これを検出する。その結果、第２ＰＷＭ回路では上位ビ
ットの最下位ビットについて ”１”が入力されたと同
様の出力を発生する。従って、シフト回路が動作し、第
１ＰＷＭ回路からのパルスを論理積回路が通過させる。
この論理積回路の出力は論理和回路に入力される。この
とき、論理和回路に別途入力される第２ＰＷＭ回路から
の出力パルスは擬似のパルスであるから、これが出力さ
れては誤信号となるが、これは禁止手段によって禁止さ
れるので、論理和回路の出力に影響を与えない。
【００１４】
【実施例】本発明を実施した図１において、図４の従来
例と同一部分には同一の符号を付してある。尚、この図
１のＰＷＭ発生回路は図３のＰＷＭ発生回路３３の代わ
りに用いられ、ＶＴＲにおけるドラム用モータの速度制
御回路の一部を構成する。本実施例では、上位ビットが
全て ”０”であることを検出する検出回路１１が設け
られている。この検出回路１１はＤ７〜Ｄ１１のビット
が与えられる５入力のＮＯＲゲートで構成されており、
５入力が全て ”０”のとき ”１”を出力する。この検
出回路１１の出力 ”１”は第２ＰＷＭ回路６にＤ７が
”１”であるときと同一のパルス（Ｄ７の重み分の幅
をもったパルス）を第２パルス（ロ）として生じさせ
る。
例と同一部分には同一の符号を付してある。尚、この図
１のＰＷＭ発生回路は図３のＰＷＭ発生回路３３の代わ
りに用いられ、ＶＴＲにおけるドラム用モータの速度制
御回路の一部を構成する。本実施例では、上位ビットが
全て ”０”であることを検出する検出回路１１が設け
られている。この検出回路１１はＤ７〜Ｄ１１のビット
が与えられる５入力のＮＯＲゲートで構成されており、
５入力が全て ”０”のとき ”１”を出力する。この検
出回路１１の出力 ”１”は第２ＰＷＭ回路６にＤ７が
”１”であるときと同一のパルス（Ｄ７の重み分の幅
をもったパルス）を第２パルス（ロ）として生じさせ
る。
【００１５】そのためシフト回路７は第２ＰＷＭ回路６
からの第２パルス（ロ）をＤ７の重み分だけシフトして
ＡＮＤ回路８に与える。これによって第１ＰＷＭ回路５
からの第１パルス（イ）はＡＮＤ回路８で論理積された
後、ＯＲ回路９へ入力される。このとき、線路１４を通
して第２ＰＷＭ回路６からのパルス（ロ）がＡＮＤ回路
１３に与えられているが、このＡＮＤ回路１３の他入力
としては検出回路１１の出力 ”１”をインバータ１２
で反転した ”０”が加えられているので、第２ＰＷＭ
回路６からのパルス（ロ）が擬似パルスとしてＯＲ回路
９へ伝送されることはない。このように、インバータ１
２とＡＮＤ回路１３は上位ビットが全て”０”のときの
第２ＰＷＭ回路の擬似出力の伝送を禁止する禁止手段を
構成する。
からの第２パルス（ロ）をＤ７の重み分だけシフトして
ＡＮＤ回路８に与える。これによって第１ＰＷＭ回路５
からの第１パルス（イ）はＡＮＤ回路８で論理積された
後、ＯＲ回路９へ入力される。このとき、線路１４を通
して第２ＰＷＭ回路６からのパルス（ロ）がＡＮＤ回路
１３に与えられているが、このＡＮＤ回路１３の他入力
としては検出回路１１の出力 ”１”をインバータ１２
で反転した ”０”が加えられているので、第２ＰＷＭ
回路６からのパルス（ロ）が擬似パルスとしてＯＲ回路
９へ伝送されることはない。このように、インバータ１
２とＡＮＤ回路１３は上位ビットが全て”０”のときの
第２ＰＷＭ回路の擬似出力の伝送を禁止する禁止手段を
構成する。
【００１６】上位ビットＤ７〜Ｄ１１のうち１つでも
”１”であると、禁止回路１１の出力は ”０”とな
り、インバータ１２を通して ”１”がＡＮＤ回路１３
に印加されるので、第２ＰＷＭ回路６からの第２パルス
（ロ）はＡＮＤ回路１３を通ってＯＲ回路９へ伝送され
る。また、このとき検出回路１１から第２ＰＷＭ回路６
に”１”は与えられないが、別途与えられているビット
Ｄ７〜Ｄ１１の少なくとも１つが ”１”であることに
より第２ＰＷＭ回路６から第２パルス（ロ）は出力され
るので、シフト回路７は通常のシフト動作を行なう。
”１”であると、禁止回路１１の出力は ”０”とな
り、インバータ１２を通して ”１”がＡＮＤ回路１３
に印加されるので、第２ＰＷＭ回路６からの第２パルス
（ロ）はＡＮＤ回路１３を通ってＯＲ回路９へ伝送され
る。また、このとき検出回路１１から第２ＰＷＭ回路６
に”１”は与えられないが、別途与えられているビット
Ｄ７〜Ｄ１１の少なくとも１つが ”１”であることに
より第２ＰＷＭ回路６から第２パルス（ロ）は出力され
るので、シフト回路７は通常のシフト動作を行なう。
【００１７】本実施例による特性は図２のようになり、
ＣＰＵ３３（図３参照）からのデータ値が低いときでも
出力の欠落がなく、正確に得られる。従って、ＶＴＲに
おいて速度切り換え直後の過渡時に速度制御が充分に行
なわれ、画像乱れが生じない。
ＣＰＵ３３（図３参照）からのデータ値が低いときでも
出力の欠落がなく、正確に得られる。従って、ＶＴＲに
おいて速度切り換え直後の過渡時に速度制御が充分に行
なわれ、画像乱れが生じない。
【００１８】図１の回路はＶＴＲのドラム用モータの速
度制御回路に用いられるものとして説明したが、キャプ
スタン用モータの速度制御回路にも同様に用いることが
できる。また、ドラム用モータやキャプスタン用モータ
の位相制御回路としても用いることができる。即ち、図
３の速度制御回路は位相制御回路としても使用できるか
ら、図１のＰＷＭ合成回路がＶＴＲにおける回転体（ド
ラム用モータ、キャプスタン用モータ）の位相制御回路
に使用できるのである。
度制御回路に用いられるものとして説明したが、キャプ
スタン用モータの速度制御回路にも同様に用いることが
できる。また、ドラム用モータやキャプスタン用モータ
の位相制御回路としても用いることができる。即ち、図
３の速度制御回路は位相制御回路としても使用できるか
ら、図１のＰＷＭ合成回路がＶＴＲにおける回転体（ド
ラム用モータ、キャプスタン用モータ）の位相制御回路
に使用できるのである。
【００１９】尚、図３の回路が位相制御としても使用で
きることを簡単に説明しておく。まず、速度制御回路と
しては先にも述べたが、フリーランカウンタ３１の出力
（本来、ディジタル値である）を模式的に示すと、図９
（ａ）のようになる。今、ＦＧパルスＦＧ１がインプッ
トキャプチャレジスタ３２に与えられると、カウント値
Ｄ１がラッチされる。続いて、次のＦＧパルスＦＧ２に
よってカウント値Ｄ２がラッチされる。ＣＰＵ３３はＤ
２−Ｄ１＝Ｔ１を計算する。そのＴ１に乗数ｎを掛けた
値が基準値と比較され、その差がＰＷＭ発生回路３３に
与えられ、パルス化される。一方、位相制御の場合はＣ
ＰＵ３３でラッチデータがＰＷＭ発生回路３４に与えら
れるという点が相違するだけで、基本的には速度制御の
場合と同一である。
きることを簡単に説明しておく。まず、速度制御回路と
しては先にも述べたが、フリーランカウンタ３１の出力
（本来、ディジタル値である）を模式的に示すと、図９
（ａ）のようになる。今、ＦＧパルスＦＧ１がインプッ
トキャプチャレジスタ３２に与えられると、カウント値
Ｄ１がラッチされる。続いて、次のＦＧパルスＦＧ２に
よってカウント値Ｄ２がラッチされる。ＣＰＵ３３はＤ
２−Ｄ１＝Ｔ１を計算する。そのＴ１に乗数ｎを掛けた
値が基準値と比較され、その差がＰＷＭ発生回路３３に
与えられ、パルス化される。一方、位相制御の場合はＣ
ＰＵ３３でラッチデータがＰＷＭ発生回路３４に与えら
れるという点が相違するだけで、基本的には速度制御の
場合と同一である。
【００２０】
【発明の効果】以上説明したように本発明によれば、Ｐ
ＷＭ合成回路に入力されるデータ値の上位ビットが全て
”０”であっても、シフト回路が動作し、下位ビット
に基づくパルスは阻止されることなく、出力側へ伝送さ
れるので、出力信号の欠落が生じない。従って、このＰ
ＷＭ合成回路をＶＴＲの回転体の速度制御回路や位相制
御回路に用いた場合、速度切り換え直後の過渡時の如く
ＰＷＭ合成回路に入力されるデータ値が小さい場合に、
制御信号の欠落が生じないので、制御が円滑になり、再
生画像が乱れない。
ＷＭ合成回路に入力されるデータ値の上位ビットが全て
”０”であっても、シフト回路が動作し、下位ビット
に基づくパルスは阻止されることなく、出力側へ伝送さ
れるので、出力信号の欠落が生じない。従って、このＰ
ＷＭ合成回路をＶＴＲの回転体の速度制御回路や位相制
御回路に用いた場合、速度切り換え直後の過渡時の如く
ＰＷＭ合成回路に入力されるデータ値が小さい場合に、
制御信号の欠落が生じないので、制御が円滑になり、再
生画像が乱れない。
【図１】本発明を実施したＰＷＭ合成回路の回路図。
【図２】その入出力特性図。
【図３】ＶＴＲのヘッドドラム用モータの速度制御回路
を示すブロック図。
を示すブロック図。
【図４】従来のＰＷＭ合成回路を示す回路図。
【図５】その第１ＰＷＭ回路の出力波形図。
【図６】その第２ＰＷＭ回路の出力波形図。
【図７】その合成動作例を示す信号波形図。
【図８】従来例の入出力特性図。
【図９】図３の回路について位相制御にも使えることを
説明するための図。
説明するための図。
５ 第１ＰＷＭ回路 ６ 第２ＰＷＭ回路 ７ シフト回路 ８ ＡＮＤ回路 ９ ＯＲ回路 １０ 出力端子 １１ 検出回路 ３１ フリーランカウンタ ３２ インプットキャプチャレジスタ ３３ ＣＰＵ ３６ モータ
Claims (3)
- 【請求項１】カウンタの動作に基いて複数ビットのデー
タを生じる手段と、前記データの下位ビットデータに基
づく第１パルスを発生する第１ＰＷＭ回路と、前記デー
タの上位ビットデータに基づく第２パルスを発生する第
２ＰＷＭ回路と、前記上位ビットの最下位ビットの重み
分だけ前記第２パルスをシフトするシフト回路と、前記
シフト回路の出力と前記第１パルスの論理積をとる論理
積回路と、前記論理積回路の出力と前記第２パルスの論
理和をとる論理和回路とから成るＰＷＭ合成回路におい
て、 前記上位ビットが全て ”０”であることを検出する検
出手段と、 前記検出手段が上位ビットの全て ”０”を検出したと
き前記第２ＰＷＭ回路に上位ビットの最下位ビットが
”１”であるときのパルスを出力させる手段と、 前記検出回路が上位ビットの全て ”０”を検出したと
き前記第２ＰＷＭ回路の出力を論理和回路に与えないよ
うになす禁止手段と、 を設けたことを特徴とするＰＷＭ合成回路。 - 【請求項２】回転体の速度制御回路に請求項１のＰＷＭ
合成回路を用いたことを特徴とするＶＴＲ。 - 【請求項３】回転体の位相制御回路に請求項１のＰＷＭ
合成回路を用いたことを特徴とするＶＴＲ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5299795A JP2880634B2 (ja) | 1993-11-30 | 1993-11-30 | Ｐｗｍ合成回路及びそれを使用したｖｔｒ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5299795A JP2880634B2 (ja) | 1993-11-30 | 1993-11-30 | Ｐｗｍ合成回路及びそれを使用したｖｔｒ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07163175A JPH07163175A (ja) | 1995-06-23 |
| JP2880634B2 true JP2880634B2 (ja) | 1999-04-12 |
Family
ID=17877033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP5299795A Expired - Fee Related JP2880634B2 (ja) | 1993-11-30 | 1993-11-30 | Ｐｗｍ合成回路及びそれを使用したｖｔｒ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2880634B2 (ja) |
-
1993
- 1993-11-30 JP JP5299795A patent/JP2880634B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07163175A (ja) | 1995-06-23 |
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