JP3445389B2 - Ｖｔｒのサーボ回路 - Google Patents
Ｖｔｒのサーボ回路Info
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- JP3445389B2 JP3445389B2 JP29548094A JP29548094A JP3445389B2 JP 3445389 B2 JP3445389 B2 JP 3445389B2 JP 29548094 A JP29548094 A JP 29548094A JP 29548094 A JP29548094 A JP 29548094A JP 3445389 B2 JP3445389 B2 JP 3445389B2
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Description
【０００１】
【産業上の利用分野】本発明はＶＴＲのサーボ回路に関
するものである。
するものである。
【０００２】
【従来の技術】ＶＴＲにおけるドラムサーボで用いられ
ている従来回路の１つを図４に示す。同図において、１
は速度制御信号生成回路であり、内部にカウンタ（図示
せず）を有している。このカウンタはクロックＣＫをカ
ウントする。そして、ＦＧパルスに同期して生じるリセ
ットパルスによってリセットするが、そのリセットはＲ
ＯＭ９から与えられるリセット値に戻ることである。
ている従来回路の１つを図４に示す。同図において、１
は速度制御信号生成回路であり、内部にカウンタ（図示
せず）を有している。このカウンタはクロックＣＫをカ
ウントする。そして、ＦＧパルスに同期して生じるリセ
ットパルスによってリセットするが、そのリセットはＲ
ＯＭ９から与えられるリセット値に戻ることである。
【０００３】図５（ａ）に示すようにＦＧパルスが入力
すると、その立ち上がりに同期してラッチパルス（ｂ）
が形成される。また、このラッチパルス（ｂ）より少し
遅れてリセットパルス（ｃ）が形成される。速度制御信
号形成回路１はラッチ回路も有しており、ラッチパルス
（ｂ）によってカウンタの出力をラッチする。
すると、その立ち上がりに同期してラッチパルス（ｂ）
が形成される。また、このラッチパルス（ｂ）より少し
遅れてリセットパルス（ｃ）が形成される。速度制御信
号形成回路１はラッチ回路も有しており、ラッチパルス
（ｂ）によってカウンタの出力をラッチする。
【０００４】図５（ｄ）はカウンタのカウント出力を模
式的に鋸歯状波で示している。今、リセットパルスＣ１
によってカウンタがリセットし、ＲＯＭ９から与えられ
たリセット値Ｄ１まで戻る。そして、再びＤ１からカウ
ントアップしていき、ラッチパルスＢ２によってカウン
ト値Ｄ２がラッチされる。ここで、リセット値Ｄ１が１
０００で、ラッチカウント値Ｄ２が１５００であるとす
ると、時間ＴはＤ２−Ｄ１＝５００、従って、Ｔ＝５０
０と表わされる。
式的に鋸歯状波で示している。今、リセットパルスＣ１
によってカウンタがリセットし、ＲＯＭ９から与えられ
たリセット値Ｄ１まで戻る。そして、再びＤ１からカウ
ントアップしていき、ラッチパルスＢ２によってカウン
ト値Ｄ２がラッチされる。ここで、リセット値Ｄ１が１
０００で、ラッチカウント値Ｄ２が１５００であるとす
ると、時間ＴはＤ２−Ｄ１＝５００、従って、Ｔ＝５０
０と表わされる。
【０００５】実際には、この値はディジタル値で表わさ
れる。ＰＷＭ回路２はＴの値をＰＷＭ（パルス幅変調）
信号で出力する。この信号はローパスフィルタで平滑さ
れ、加算器４を通してモータ５の速度制御に供される。
れる。ＰＷＭ回路２はＴの値をＰＷＭ（パルス幅変調）
信号で出力する。この信号はローパスフィルタで平滑さ
れ、加算器４を通してモータ５の速度制御に供される。
【０００６】一方、位相制御に関しては位相制御信号生
成回路６内に同様のカウンタ（図示せず）が設けられて
いるが、このカウンタはカウント値がＲＯＭ９から与え
られる値に至るとリセットし、０から再カウントするよ
うになっている。そして、リセットから所定数カウント
した時点で位相制御信号を出力する。
成回路６内に同様のカウンタ（図示せず）が設けられて
いるが、このカウンタはカウント値がＲＯＭ９から与え
られる値に至るとリセットし、０から再カウントするよ
うになっている。そして、リセットから所定数カウント
した時点で位相制御信号を出力する。
【０００７】この位相制御信号もディジタル値であり、
ＰＷＭ回路７でＰＷＭ変換された後、ローパスフィルタ
８で平滑され、加算器４を通してモータ５の位相制御に
供される。位相制御信号生成回路６にはリセット値とク
ロックＣＫが入力されるだけであり、ＦＧパルスは入力
されない。
ＰＷＭ回路７でＰＷＭ変換された後、ローパスフィルタ
８で平滑され、加算器４を通してモータ５の位相制御に
供される。位相制御信号生成回路６にはリセット値とク
ロックＣＫが入力されるだけであり、ＦＧパルスは入力
されない。
【０００８】上記速度制御用のリセット値と、位相制御
系のリセットをかけるための値はスピードモード（Ｓ
Ｐ、ＬＰ、ＥＰ）に対応して予めＲＯＭ９にプリセット
されている。更にいえば、各スピードモードのサーチ倍
率に応じてリセット値と、上記リセットをかけるための
値が記憶されている。例えば、ＳＰモードでいえば、３
倍速、５倍速、９倍速に応じてリセット値と、上記値が
プリセットされている。
系のリセットをかけるための値はスピードモード（Ｓ
Ｐ、ＬＰ、ＥＰ）に対応して予めＲＯＭ９にプリセット
されている。更にいえば、各スピードモードのサーチ倍
率に応じてリセット値と、上記リセットをかけるための
値が記憶されている。例えば、ＳＰモードでいえば、３
倍速、５倍速、９倍速に応じてリセット値と、上記値が
プリセットされている。
【０００９】
【発明が解決しようとする課題】ところで、上記従来例
では、各スピードモードに応じた固定のリセット値が与
えられるので、モード切り換えに伴うモード移行中のス
ピード倍率変化時には適合することができず、そのため
モード移行中はドラムの位相がはずれて色ずれが生じる
という欠点があった。
では、各スピードモードに応じた固定のリセット値が与
えられるので、モード切り換えに伴うモード移行中のス
ピード倍率変化時には適合することができず、そのため
モード移行中はドラムの位相がはずれて色ずれが生じる
という欠点があった。
【００１０】本発明はスピードモード移行中においても
適切な制御ができるようにして色ずれを生じないように
したＶＴＲのサーボ回路を提供することを目的とする。
適切な制御ができるようにして色ずれを生じないように
したＶＴＲのサーボ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
本発明では、リセット値がロードされる度に、そのリセ
ット値に戻ってカウントしていく第１カウンタを有する
とともに、前記第１カウンタの出力をＦＧパルスに同期
してラッチし、前記リセット値からラッチまでの時間に
基づく情報を速度制御信号として出力する速度制御信号
生成回路を有するＶＴＲのサーボ回路において、前記リ
セット値をテープ速度を表わすＣＴＬ信号を用いて次々
に形成して前記第１カウンタに与えるリセット値供給回
路を設けるとともに、該リセット値回路が、ＣＴＬ信号
に同期したロードパルス及びラッチパルスを形成するパ
ルス作成回路と、入力クロックをスピードモード情報に
応じた周期のクロックに変えて出力するクロック回路
と、前記クロック回路からのクロックを前記ロードパル
スの入力によってカウント開始する第２カウンタと、前
記第２カウンタの出力を前記ラッチパルスによってラッ
チするラッチ回路とを備え、前記ラッチ回路の出力を前
記リセット信号とすることを特徴とする。
本発明では、リセット値がロードされる度に、そのリセ
ット値に戻ってカウントしていく第１カウンタを有する
とともに、前記第１カウンタの出力をＦＧパルスに同期
してラッチし、前記リセット値からラッチまでの時間に
基づく情報を速度制御信号として出力する速度制御信号
生成回路を有するＶＴＲのサーボ回路において、前記リ
セット値をテープ速度を表わすＣＴＬ信号を用いて次々
に形成して前記第１カウンタに与えるリセット値供給回
路を設けるとともに、該リセット値回路が、ＣＴＬ信号
に同期したロードパルス及びラッチパルスを形成するパ
ルス作成回路と、入力クロックをスピードモード情報に
応じた周期のクロックに変えて出力するクロック回路
と、前記クロック回路からのクロックを前記ロードパル
スの入力によってカウント開始する第２カウンタと、前
記第２カウンタの出力を前記ラッチパルスによってラッ
チするラッチ回路とを備え、前記ラッチ回路の出力を前
記リセット信号とすることを特徴とする。
【００１２】また、本発明では、カウント値が所定の値
になると、リセットして再カウントしていく第１カウン
タを有するとともに、前記第１カウンタの出力が前記リ
セットから数えて所定の値になった時点の情報を位相制
御信号として出力する位相制御信号生成回路を有するＶ
ＴＲのサーボ回路において、前記所定の値をテープ速度
を表わすＣＴＬ信号を用いて次々に形成して前記第１カ
ウンタに与える所定値供給回路を設けるとともに、該リ
セット値回路が、ＣＴＬ信号に同期したロードパルス及
びラッチパルスを形成するパルス作成回路と、入力クロ
ックをスピードモード情報に応じた周期のクロックに変
えて出力するクロック回路と、前記クロック回路からの
クロックを前記ロードパルスの入力によってカウント開
始する第２カウンタと、前記第２カウンタの出力を前記
ラッチパルスによってラッチするラッチ回路とを備え、
前記ラッチ回路の出力を前記リセット信号とすることを
特徴とする。
になると、リセットして再カウントしていく第１カウン
タを有するとともに、前記第１カウンタの出力が前記リ
セットから数えて所定の値になった時点の情報を位相制
御信号として出力する位相制御信号生成回路を有するＶ
ＴＲのサーボ回路において、前記所定の値をテープ速度
を表わすＣＴＬ信号を用いて次々に形成して前記第１カ
ウンタに与える所定値供給回路を設けるとともに、該リ
セット値回路が、ＣＴＬ信号に同期したロードパルス及
びラッチパルスを形成するパルス作成回路と、入力クロ
ックをスピードモード情報に応じた周期のクロックに変
えて出力するクロック回路と、前記クロック回路からの
クロックを前記ロードパルスの入力によってカウント開
始する第２カウンタと、前記第２カウンタの出力を前記
ラッチパルスによってラッチするラッチ回路とを備え、
前記ラッチ回路の出力を前記リセット信号とすることを
特徴とする。
【００１３】また、本発明では、リセット値がロードさ
れる度に、そのリセット値に戻ってカウントしていく第
１カウンタを有するとともに、前記第１カウンタの出力
をＦＧパルスに同期してラッチし、前記リセット値から
ラッチまでの時間に基づく情報を速度制御信号として出
力する速度制御信号生成回路と、カウント値が所定の値
になるとリセットして再カウントしていく第２カウンタ
を有するとともに前記カウンタの出力が前記リセットか
ら数えて所定の値になった時点の情報を位相制御信号と
して出力する位相制御信号生成回路とを有するＶＴＲの
サーボ回路において、前記リセット値と所定の値をテー
プ速度を表わすＣＴＬ信号を用いて次々に形成して前記
第１、第２カウンタに与える回路を設けている。
れる度に、そのリセット値に戻ってカウントしていく第
１カウンタを有するとともに、前記第１カウンタの出力
をＦＧパルスに同期してラッチし、前記リセット値から
ラッチまでの時間に基づく情報を速度制御信号として出
力する速度制御信号生成回路と、カウント値が所定の値
になるとリセットして再カウントしていく第２カウンタ
を有するとともに前記カウンタの出力が前記リセットか
ら数えて所定の値になった時点の情報を位相制御信号と
して出力する位相制御信号生成回路とを有するＶＴＲの
サーボ回路において、前記リセット値と所定の値をテー
プ速度を表わすＣＴＬ信号を用いて次々に形成して前記
第１、第２カウンタに与える回路を設けている。
【００１４】尚、前記リセット値と所定の値を形成する
回路が、ＣＴＬ信号に同期したロードパルス及びラッチ
パルスを形成するパルス作成回路と、入力クロックをス
ピードモード情報に応じた周期のクロックに変えて出力
するクロック回路と、前記クロック回路からのクロック
を前記ロードパルスの入力によってカウント開始する第
３カウンタと、前記第３カウンタの出力を前記ラッチパ
ルスによってラッチするラッチ回路とを備えている。ま
た、前記リセット値と所定の値を形成する回路は、更
に、前記ラッチ回路の出力と別途与えられるスピードモ
ード情報に基いて演算してリセット値及び前記所定の値
とする演算回路を備えている。
回路が、ＣＴＬ信号に同期したロードパルス及びラッチ
パルスを形成するパルス作成回路と、入力クロックをス
ピードモード情報に応じた周期のクロックに変えて出力
するクロック回路と、前記クロック回路からのクロック
を前記ロードパルスの入力によってカウント開始する第
３カウンタと、前記第３カウンタの出力を前記ラッチパ
ルスによってラッチするラッチ回路とを備えている。ま
た、前記リセット値と所定の値を形成する回路は、更
に、前記ラッチ回路の出力と別途与えられるスピードモ
ード情報に基いて演算してリセット値及び前記所定の値
とする演算回路を備えている。
【００１５】
【作用】スピードモード移行中にテープ速度は変化し続
けるが、ＣＴＬ信号に基いてスピード倍率が検出され
る。そして、検出されたスピード倍率とスピードモード
情報に基いて演算が行なわれ、変化するスピード倍率に
対応したリセット値が速度制御系のカウンタに供給され
る。
けるが、ＣＴＬ信号に基いてスピード倍率が検出され
る。そして、検出されたスピード倍率とスピードモード
情報に基いて演算が行なわれ、変化するスピード倍率に
対応したリセット値が速度制御系のカウンタに供給され
る。
【００１６】一方、位相制御系のカウンタには、変化す
るスピード倍率とスピードモードに対応した演算値がリ
セットをかける値として供給される。このようにして上
記各カウンタはスピード倍率の変化に好適に追随したカ
ウント動作をすることになり、モード移行中にサーボの
位相ずれと、それに伴う色ずれが抑えられることにな
る。
るスピード倍率とスピードモードに対応した演算値がリ
セットをかける値として供給される。このようにして上
記各カウンタはスピード倍率の変化に好適に追随したカ
ウント動作をすることになり、モード移行中にサーボの
位相ずれと、それに伴う色ずれが抑えられることにな
る。
【００１７】
【実施例】以下、本発明の実施例を図１〜図３を参照し
て説明する。図１のブロック図において、図４の従来例
と同一部分には同一の符号を付してある。さて、本実施
例では、速度制御信号生成回路１および位相制御信号生
成回路６に与えるリセット値とリセットをかけるための
値はメモリから固定の値を与えるのでなく、サーボ回路
のスピード倍率に対応して与えるようにしている。
て説明する。図１のブロック図において、図４の従来例
と同一部分には同一の符号を付してある。さて、本実施
例では、速度制御信号生成回路１および位相制御信号生
成回路６に与えるリセット値とリセットをかけるための
値はメモリから固定の値を与えるのでなく、サーボ回路
のスピード倍率に対応して与えるようにしている。
【００１８】１０はテープ速度を表わすＣＴＬ信号とク
ロックＣＫとでサーボ倍率を検出するサーボ倍率検出回
路であり、１１はそのサーボ倍率情報とスピードモード
情報（ＳＰ、ＬＰ、ＥＰ）に基いてリセット値を算出す
る演算回路である。演算回路１１から出力されるリセッ
ト値は速度制御信号生成回路１へ与えられ、リセットを
かけるための値は位相制御信号生成回路６へ供給され
る。
ロックＣＫとでサーボ倍率を検出するサーボ倍率検出回
路であり、１１はそのサーボ倍率情報とスピードモード
情報（ＳＰ、ＬＰ、ＥＰ）に基いてリセット値を算出す
る演算回路である。演算回路１１から出力されるリセッ
ト値は速度制御信号生成回路１へ与えられ、リセットを
かけるための値は位相制御信号生成回路６へ供給され
る。
【００１９】このように、本実施例では、現実のモータ
のスピード倍率をＣＴＬ信号を基にして検出し、この倍
率データに応じたリセット値やリセットをかけるための
値を形成して速度制御信号生成回路１と位相制御信号生
成回路６に供給しているので、テープ走行速度が変化す
るモード移行中にその走行速度に適合する好適なサーボ
制御が実行でき、位相はずれ（従って色ずれ）が生じな
いという利点を享受できる。
のスピード倍率をＣＴＬ信号を基にして検出し、この倍
率データに応じたリセット値やリセットをかけるための
値を形成して速度制御信号生成回路１と位相制御信号生
成回路６に供給しているので、テープ走行速度が変化す
るモード移行中にその走行速度に適合する好適なサーボ
制御が実行でき、位相はずれ（従って色ずれ）が生じな
いという利点を享受できる。
【００２０】図２は上記サーボ倍率検出回路１０の構成
を示している。同図において、１２はＣＴＬ信号に基い
てロードパルスとラッチパルスをそれぞれ作成するパル
ス作成回路である。図３において、それぞれ（Ａ）はＣ
ＴＬ信号、（Ｂ）はラッチパルス、（Ｃ）はロードパル
スである。
を示している。同図において、１２はＣＴＬ信号に基い
てロードパルスとラッチパルスをそれぞれ作成するパル
ス作成回路である。図３において、それぞれ（Ａ）はＣ
ＴＬ信号、（Ｂ）はラッチパルス、（Ｃ）はロードパル
スである。
【００２１】１３はクロックＣＫとスピードモード情報
に基いて図３（Ｄ）に示すように徐々に周期が広がって
いくクロックパルスを形成する回路であり、その出力が
カウンタ１４にカウント用クロックとして与えられる。
に基いて図３（Ｄ）に示すように徐々に周期が広がって
いくクロックパルスを形成する回路であり、その出力が
カウンタ１４にカウント用クロックとして与えられる。
【００２２】カウンタ１４はカウントダウン式のカウン
タであり、予想される一番高いスピード倍率は４５位で
あるので、カウンタ１４のロード値は４５でよいが、余
裕を持たせて４７をロードするようにしてある。そのカ
ウンタにロードされた値はクロックパルスが入力される
度に減少していく。そして、ラッチ回路１５において、
ラッチパルス（Ｂ）によりラッチされたときのカウンタ
の出力値が、そのまま倍率データ（６ビット）として演
算回路１１へ与えられ、上記リセット値と、リセットを
かけるための値の形成に供される。
タであり、予想される一番高いスピード倍率は４５位で
あるので、カウンタ１４のロード値は４５でよいが、余
裕を持たせて４７をロードするようにしてある。そのカ
ウンタにロードされた値はクロックパルスが入力される
度に減少していく。そして、ラッチ回路１５において、
ラッチパルス（Ｂ）によりラッチされたときのカウンタ
の出力値が、そのまま倍率データ（６ビット）として演
算回路１１へ与えられ、上記リセット値と、リセットを
かけるための値の形成に供される。
【００２３】尚、図３において、コントロールパルスＣ
ＴＬとコントロールパルスＣＴＬ間にクロックがｎ個カ
ウンタ１４に入るとすると、倍率とｎの関係は、１倍の
ときｎ、２倍のときｎ／２、３倍のときｎ／３、４７倍
のときｎ／４７という関係になる。よって、カウンタ１
４に入力するクロックを図３（ロ）のような間隔にする
ことで、サーボ検出回路１０は４７倍〜１倍の倍率検出
を実現している。
ＴＬとコントロールパルスＣＴＬ間にクロックがｎ個カ
ウンタ１４に入るとすると、倍率とｎの関係は、１倍の
ときｎ、２倍のときｎ／２、３倍のときｎ／３、４７倍
のときｎ／４７という関係になる。よって、カウンタ１
４に入力するクロックを図３（ロ）のような間隔にする
ことで、サーボ検出回路１０は４７倍〜１倍の倍率検出
を実現している。
【００２４】
【発明の効果】以上説明したように本発明によれば、Ｖ
ＴＲにおいてスピードモード移行中の色ずれが抑えられ
るという効果があり、極めて有効である。
ＴＲにおいてスピードモード移行中の色ずれが抑えられ
るという効果があり、極めて有効である。
【図１】本発明を実施したＶＴＲのサーボ回路を示すブ
ロック図。
ロック図。
【図２】そのサーボ倍率検出回路の詳細ブロック図。
【図３】サーボ倍率検出回路の動作説明用の波形図。
【図４】従来例のブロック図。
【図５】その従来例の説明図。
１ 速度制御信号生成回路
５ モータ
６ 位相制御信号生成回路
１０ サーボ倍率検出回路
１１ 演算回路
１４ サーボ倍率検出回路のカウンタ
１５ ラッチ回路
Claims (4)
- 【請求項１】リセット値がロードされる度に、そのリセ
ット値に戻ってカウントしていく第１カウンタを有する
とともに、前記第１カウンタの出力をＦＧパルスに同期
してラッチし、前記リセット値からラッチまでの時間に
基づく情報を速度制御信号として出力する速度制御信号
生成回路を有するＶＴＲのサーボ回路において、 前記リセット値をテープ速度を表わすＣＴＬ信号を用い
て次々に形成して前記第１カウンタに与えるリセット値
供給回路を設けるとともに、該リセット値回路が、 ＣＴＬ信号に同期したロードパルス及びラッチパルスを
形成するパルス作成回路と、 入力クロックをスピードモード情報に応じた周期のクロ
ックに変えて出力するクロック回路と、 前記クロック回路からのクロックを前記ロードパルスの
入力によってカウント開始する第２カウンタと、 前記第２カウンタの出力を前記ラッチパルスによってラ
ッチするラッチ回路とを備え、 前記ラッチ回路の出力を前記リセット信号とすることを
特徴とするＶＴＲのサーボ回路。 - 【請求項２】カウント値が所定の値になると、リセット
して再カウントしていく第１カウンタを有するととも
に、前記第１カウンタの出力が前記リセットから数えて
所定の値になった時点の情報を位相制御信号として出力
する位相制御信号生成回路を有するＶＴＲのサーボ回路
において、 前記所定の値をテープ速度を表わすＣＴＬ信号を用いて
次々に形成して前記第１カウンタに与える所定値供給回
路を設けるとともに、該リセット値回路が、 ＣＴＬ信号に同期したロードパルス及びラッチパルスを
形成するパルス作成回路と、 入力クロックをスピードモード情報に応じた周期のクロ
ックに変えて出力するクロック回路と、 前記クロック回路からのクロックを前記ロードパルスの
入力によってカウント開始する第２カウンタと、 前記第２カウンタの出力を前記ラッチパルスによってラ
ッチするラッチ回路とを備え、 前記ラッチ回路の出力を前記リセット信号とすることを
特徴とするＶＴＲのサーボ回路。 - 【請求項３】リセット値がロードされる度に、そのリセ
ット値に戻ってカウントしていく第１カウンタを有する
とともに、前記第１カウンタの出力をＦＧパルスに同期
してラッチし、前記リセット値からラッチまでの時間に
基づく情報を速度制御信号として出力する速度制御信号
生成回路と、カウント値が所定の値になるとリセットし
て再カウントしていく第２カウンタを有するとともに前
記カウンタの出力が前記リセットから数えて所定の値に
なった時点の情報を位相制御信号として出力する位相制
御信号生成回路とを有するＶＴＲのサーボ回路におい
て、 前記リセット値と所定の値をテープ速度を表わすＣＴＬ
信号を用いて次々に形成して前記第１、第２カウンタに
与える供給回路を設けるとともに、該供給回路が、 ＣＴＬ信号に同期したロードパルス及びラッチパルスを
形成するパルス作成回路と、 入力クロックをスピードモード情報に応じた周期のクロ
ックに変えて出力するクロック回路と、 前記クロック回路からのクロックを前記ロードパルスの
入力によってカウント開始する第３カウンタと、 前記第３カウンタの出力を前記ラッチパルスによってラ
ッチするラッチ回路とを備え、 前記ラッチ回路の出力を前記リセット信号及び所定の値
とすることを特徴とするＶＴＲのサーボ回路。 - 【請求項４】前記供給回路が、前記ラッチ回路の出力と
別途与えられるスピードモード情報に基いて演算してリ
セット値及び前記所定の値とする演算回路を備えて成る
ことを特徴とする請求項３に記載のＶＴＲのサーボ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29548094A JP3445389B2 (ja) | 1994-11-30 | 1994-11-30 | Ｖｔｒのサーボ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29548094A JP3445389B2 (ja) | 1994-11-30 | 1994-11-30 | Ｖｔｒのサーボ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153354A JPH08153354A (ja) | 1996-06-11 |
| JP3445389B2 true JP3445389B2 (ja) | 2003-09-08 |
Family
ID=17821155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29548094A Expired - Fee Related JP3445389B2 (ja) | 1994-11-30 | 1994-11-30 | Ｖｔｒのサーボ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3445389B2 (ja) |
-
1994
- 1994-11-30 JP JP29548094A patent/JP3445389B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08153354A (ja) | 1996-06-11 |
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