JPH0766962B2

JPH0766962B2 - 半導体装置

Info

Publication number: JPH0766962B2
Application number: JP12000888A
Authority: JP
Inventors: 幸典仲倉
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-05-16
Filing date: 1988-05-16
Publication date: 1995-07-19
Anticipated expiration: 2010-07-19
Also published as: JPH01289177A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、LEDのような発光素子を組合わせて構成され
たソリッドステートリレー（以下では、「SSR」と略称
する）に用いられる出力側半導体装置に関し、特に、LE
Dの発光によりトリガされるホトサイリスタと、トライ
アックとを組合わせた構造を有する半導体装置に関す
る。

（従来の技術）第４図は、従来のSSRの一例を説明するための回路図で
ある。このSSRでは、入力側に発光素子としてLED41が用
いられている。LED41からの光を受光するように、出力
側にはホトトライアック42が配置されている。更に、ホ
トトライアック42の出力側にトライアック43が接続され
ている。尚、説明を簡略化するために、トライアック43
のゲート抵抗等の受動部品は省略して図示してある。

トライアック43をトリガするには、数mA〜数十mAのトリ
ガ電流が必要であるために、LED41の発光により直接ト
ライアック43をトリガさせることは困難である。そこ
で、第４図に示したように、ホトトライアック42をLED4
1からの光によってトリガし、該ホトトライアック42の
オン電流をトリガ電流として、トライアック43をターン
オンさせる構成が一般的に用いられている。即ち、従来
のSSRでは、LED41の光を受ける出力側の半導体装置は、
ホトトライアック42及びトライアック43のような複数の
半導体チップを第４図に示したように電気的に接続して
構成されるのが一般的である。

（発明が解決しようとする課題）しかしながら、従来のSSRの構成では、両半導体チップ
間を、すなわちホトトライアック42を構成する半導体チ
ップのチップ裏面に相当する例えばｎ型のゲートと、ト
ライアック43を構成する半導体チップとの間を電気的に
絶縁する必要がある。

また、このようなSSRの構成に於いては、チップ間をボ
ンディングワイヤ等により結線する必要がある上に、両
チップを組み合わせて用いるものであるため、製造工程
が煩雑であり、SSRの小型化も困難である。加えて、両
半導体チップ間で特性を整合させる必要もある。

本発明はこのような現状に鑑みてなされたものであり、
その目的とする所は、SSRの出力側を構成し得る半導体
装置であって、上述のようなSSRの煩雑な製造工程を簡
略化することができ、更にはSSRの小型化及び特性の安
定化が可能な半導体装置を提供することにある。

（課題を解決するための手段）本発明の半導体装置は、第１導電型のアイソレーション
拡散部が形成されている第２導電型の半導体基板、該基
板の表面側に形成されている第１導電型の第１乃至第３
の拡散領域、該第１の拡散領域と該第２の拡散領域とを
部分的に連絡する第１導電型の第１の抵抗拡散部、該第
３の拡散領域と該アイソレーション拡散部とを部分的に
連絡する第１導電型の第２の抵抗拡散部、該第１乃至第
３の拡散領域内にそれぞれ形成されている第２導電型の
第１乃至第３の選択拡散領域、該第１の選択拡散領域、
該第２の選択拡散領域及び該第２の拡散領域を電気的に
接続する第１の接続手段、該第３の拡散領域及び該アイ
ソレーション拡散部を電気的に接続する第２の接続手
段、該基板の裏面側に形成されている第１導電型の第４
の拡散領域、該第４の拡散領域内の、該第２の拡散領域
に対応する位置に形成されている第２導電型の第４の選
択拡散領域、並びに該第４の拡散領域、該第４の選択拡
散領域及び該アイソレーション拡散部を電気的に接続す
る第３の接続手段を備えており、そのことにより上記目
的が達成される。

上記構成によれば、本発明の半導体装置には、トライア
ック並びに第１及び第２のホトサイリスタが１チップに
形成される。トライアック及び第１のホトサイリスタ
は、上記した半導体基板の表面に垂直な方向に構成され
ており、第２のホトサイリスタは半導体基板表面と平行
な方向に即ちラテラル方向に構成されている。

上記トライアックは、第２の選択拡散領域、第２の拡散
領域、半導体基板、第４の拡散領域、及び第４の選択拡
散領域によって構成されている。

バーチカル型である第１のホトサイリスタは、第１の選
択拡散領域、第１の拡散領域、半導体基板、及び第４の
拡散領域によって構成されている。

ラテラル型である第２のホトサイリスタは、第２の拡散
領域、半導体基板、第３の拡散領域、及び第３の選択拡
散領域によって構成されている。

（作用）本発明の半導体装置では、ｎ型又はｐ型半導体基板を用
いて、上記したトライアック及び第１、第２のホトサイ
リスタが一体的に構成されている。即ち、SSRの出力側
半導体装置が１チップで構成されている。従って、小型
化が容易であり、またトライアック及び第１、第２のホ
トサイリスタ間の電気的接続も簡単に行い得る。さら
に、同一半導体基板を用いてトライアック及び第１、第
２のホトサイリスタが構成されているので、各素子部分
間の特性整合も容易である。

（実施例）本発明を実施例について以下に説明する。

第１図は、本発明の一実施例の半導体装置を示す断面
図、第３図はその平面図である。

この半導体装置は、ｎ型の単結晶シリコン基板20を用い
て１チップに構成されている。基板20の表面側には、第
１〜第３ののｐ型拡散領域２〜４がそれぞれ形成されて
いる。これらのｐ型拡散領域２〜４を利用して、トライ
アック及び第１、第２のホトサイリスタがそれぞれ構成
されている。この内、第２のｐ型拡散領域３を利用して
構成されたトライアックと、第１のｐ型拡散領域２を利
用して構成された第１のホトサイリスタは、基板20の表
面と垂直な方向に構成されている。他方、第２のホトサ
イリスタは、第３のｐ型拡散領域４から第２のｐ型拡散
領域３の方向へ、基板表面と平行な方向に構成されてい
る。

尚、第１のｐ型拡散領域２、３は、ゲート抵抗に相当す
るｐ型抵抗拡散部６を介して部分的に連絡されている。
また、第３のｐ型拡散領域４と、ｎ型基板20に形成され
ているｐ型アイソレーション拡散領域１とは、ｐ型抵抗
拡散部５を介して部分的に連絡されている。各抵抗拡散
部５、６の抵抗値は数ｋΩ〜数十ｋΩとなるようにされ
ている。また、基板20の表面に於いて第２のｐ型拡散領
域３と第３のｐ型拡散領域４との間に形成されたｎ型拡
散領域12は、基板20の表面における反転現象を防止する
ためのチャンネルストッパである。

尚、ｎ型基板20の不純物リン比抵抗は20〜100Ω・cmで
あり、各ｐ型拡散領域はボロンを不純物とする不純物拡
散領域で形成されており、各ｎ型拡散領域はリンを不純
物とする不純物拡散領域で形成されている。

以下、バーチカル型のトライアック及び第１のホトサイ
リスタ、並びにラテラル型の第２のホトサイリスタで構
成されている各部分を順に説明する。

トライアックが構成されている部分では、第２のｐ型拡
散領域３内に選択拡散によりｎ型選択拡散領域８が形成
されている。他方、ｎ型の基板20の裏面側には、第４の
ｐ型拡散領域10が形成されており、該第４のｐ型拡散領
域10内に選択拡散によりｎ型選択拡散領域11が形成され
ている。トライアックは、これらのｎ型選択拡散領域
８、第２のｐ型拡散領域３、ｎ型基板20、第４のｐ型拡
散領域10、及びｎ型選択拡散領域11により、npnpn型の
トライアックとして構成されている。

第１のホトサイリスタは、第１のｐ型拡散領域２内に選
択拡散されて形成されたｎ型選択拡散領域７、第１のｐ
型拡散領域２、ｎ型基板20、及び第４のｐ型拡散領域10
により構成されている。

このように、トライアック及び第１のホトサイリスタ
は、基板20の表面と垂直な方向に構成されており、いわ
ゆるバーチカル型のトライアック及びホトサイリスタと
なっている。

第２のホトサイリスタは、第３のｐ型拡散領域４内に選
択拡散により形成されたｎ型選択拡散領域９、第３のｐ
型拡散領域４、ｎ型基板20、及び第２のｐ型拡散領域３
により構成されている。従って、第２のホトサイリスタ
は基板20の表面と略平行な方向に、ラテラル型に構成さ
れている。

上記のようにして構成されたトライアック及び第１、第
２のホトサイリスタは、基板表面側及び裏面側で次のよ
うに電気的に接続されてる。基板20の表面側では、トラ
イアックのｎ型選択拡散領域８と、第１のホトサイリス
タのｎ型選択拡散領域７とが接続ライン13により電気的
に接続されている。なお、参照符号21及び22は、それぞ
れ、接続ライン13を接続するための電極を示している。
また、基板20の裏面側の全面には裏面電極23が形成され
ている。また、基板20の表面側では、第２のホトサイリ
スタを構成しているｎ型選択拡散領域９と、ｐ型アイソ
レーション拡散領域１とが、電極24、接続ライン14及び
電極25を介して電気的に接続されている。尚、T₁には電
極21、22に接続されている端子を示しており、T₂は電極
23に接続されている端子を示している。それらの電極2
1、22、24及び25、並びに端子T₁はA1蒸着膜により形成
されている。端子T₂はCr、Ni、Agからなる三層の蒸着膜
により形成されている。

次に、このような半導体装置の動作を説明する。端子T₂
に印加されている外部電圧が、端子T₁に印加されている
外部電圧に対してプラス電位の場合には、図外の発光ダ
イオードからの光がこの半導体装置に入射されると、ま
ずバーチカル型の第１のホトサイリスタがターンオン
し、正孔が第４のｐ型拡散領域10からｎ型基板20の中に
注入される。注入された正孔は第１のｐ型拡散領域２に
進入する。従って、第２図に矢印Ａで示す方向にトリガ
電流が流れる。一方、上記のようにして注入された正孔
の一部は、ｎ型基板20中を拡散移動し、その一部は第２
のｐ型拡散領域３内へ入る。この第２のｐ型拡散領域３
内に入った正孔により、トライアック構造のpnpn部分
（符号10、20、３、８の部分）がトリガされる。従っ
て、該トライアック部分に、第２図で矢印Ｂで示す主電
流が流れる。

逆に、端子T₁に印加されている外部電圧が、端子T₂に印
加されている外部電圧に対してプラス電位の場合には、
発光ダイオードからの光が半導体装置に入射されると、
ラテラル型の第２のホトサイリスタがターンオンされ、
トリガ電流が第２図の破線で示す矢印Ｃの方向に流れ
る。その結果、第２のｐ型拡散領域３から注入された正
孔の一部が、第４のｐ型拡散領域10に入り、トライアッ
ク構造のpnpn部分（符号３、20、10、11の部分）がトリ
ガされる。その結果、第２図に破線の矢印Ｄで示すよう
に、上記の場合とは逆向きの主電流が流れる。

次に、第１、第２のホトサイリスタが先にターンオンさ
れる理由を説明する。即ち、各ホトサイリスタのゲート
抵抗となるｐ型拡散領域６、５の抵抗値は前述のように
数ｋΩ〜数十ｋΩに設定されているのに対して、トライ
アック構造のpnpn部分のゲート抵抗に相当するのは第２
のｐ型拡散領域３又は第４のｐ型拡散領域10の広がり抵
抗であり、これらの値は数Ω〜100Ωと低いためであ
る。

ところで、トライアックでは、ターンオンされる電圧を
低くするために、ｐ型拡散領域の接合面積を比較的大き
くとるのが普通である。従って、接合容量Cjが大きいの
で、ノイズ耐量dV/dtが低下するのを防止するために、
上記のようにゲート抵抗を小さく設定する必要がある。
逆に、ホトサイリスタについては、接合容量Cjが小さい
ため、ノイズ耐量dV/dtが高い。従って、ゲート抵抗の
値を大きく設定して高感度にすることが可能である。

よって、高感度設計を行うためにゲート抵抗が大きくさ
れている第１、第２のホトサイリスタと、ノイズ耐量dV
/dtの低下を防止するためにゲート抵抗を小さく設定さ
れるトライアックが組合わされた結果、本実施例では無
理なく第１、第２のホトサイリスタ部分が先にターンオ
ンされるように構成されている。即ち、本実施例の半導
体装置は、トライアック及びホトサイリスタのそれぞれ
の長所を活かしつつ、一体型のプレーナ型半導体チップ
として構成されていることに特徴を有するものである。

（発明の効果）以上のように、本発明半導体装置によれば、ｎ又はｐ型
半導体基板を用いて、トライアック及び第１、第２のホ
トサイリスタが一体的にかつ複合的に構成されている。
よって、本発明半導体装置をSSRの出力側に用いる場合
には、従来のように複数のチップを形成してそれらを組
み合わせる必要がないため、アセンブリ工程を大幅に簡
略化することができると共に、SSR全体の大きさを小さ
くすることができる。また、従来では複数のチップ間の
特性整合を図るために煩雑な作業を要していたが、その
ような作業も要しない。従って、安定した特性のSSR用
半導体装置を簡単に得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の断面図、第２図はその実施
例の動作を説明するための模式的断面図、第３図は第１
図実施例の平面図、第４図は従来のSSRを説明するため
の略図的回路図である。１……アイソレーション拡散部、２……第１のｐ型拡散
領域、３……第２のｐ型拡散領域、４……第３のｐ型拡
散領域、５、６……抵抗拡散部、７〜９……ｎ型選択拡
散領域、10……第４のｐ型拡散領域、11……ｎ型選択拡
散領域、20……ｎ型半導体基板。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 31/12 Ｂ 7210−4Ｍ

Claims

【特許請求の範囲】

【請求項１】第１導電型のアイソレーション拡散部が形
成されている第２導電型の半導体基板、該基板の表面側に形成されている第１導電型の第１乃至
第３の拡散領域、該第１の拡散領域と該第２の拡散領域とを部分的に連絡
する第１導電型の第１の抵抗拡散部、該第３の拡散領域と該アイソレーション拡散部とを部分
的に連絡する第１導電型の第２の抵抗拡散部、該第１乃至第３の拡散領域内にそれぞれ形成されている
第２導電型の第１乃至第３の選択拡散領域、該第１の選択拡散領域、該第２の選択拡散領域及び該第
２の拡散領域を電気的に接続する第１の接続手段、該第３の拡散領域及び該アイソレーション拡散部を電気
的に接続する第２の接続手段、該基板の裏面側に形成されている第１導電型の第４の拡
散領域、該第４の拡散領域内の、該第２の拡散領域に対応する位
置に形成されている第２導電型の第４の選択拡散領域、
並びに該第４の拡散領域、該第４の選択拡散領域及び該アイソ
レーション拡散部を電気的に接続する第３の接続手段を備えた半導体装置。