JPH076598A - 半導体メモリ装置およびその冗長方法 - Google Patents
半導体メモリ装置およびその冗長方法Info
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- JPH076598A JPH076598A JP3307539A JP30753991A JPH076598A JP H076598 A JPH076598 A JP H076598A JP 3307539 A JP3307539 A JP 3307539A JP 30753991 A JP30753991 A JP 30753991A JP H076598 A JPH076598 A JP H076598A
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- cell array
- redundant
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- normal cell
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
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- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、高集積化に有利な冗長メモ
リセルアレイを具備する半導体メモリ装置およびその冗
長構造を提供することにある。本発明の他の目的は、半
導体メモリ装置における最適の冗長効率をもつ冗長構造
および冗長方法を提供することにある。 【構成】 本発明は半導体メモリ装置、特にＤＲＡＭ装
置の冗長に関するもので、１つまたは２つ以上のノーマ
ルセルアレイに１つの冗長セルアレイを対応させ、１つ
または２つ以上のノーマルセルアレイと上記１つの冗長
セルアレイとの間に分離ゲートを設置して、冗長動作モ
ードで上記１つの冗長セルアレイに連結された冗長セン
スアンプのみを動作させて、上記１つまたは２つ以上の
ノーマルセルアレイにおけるある一方に欠陥が生じても
１つの冗長セルアレイのみで欠陥の補償を可能にするこ
とによつて、半導体メモリ装置の集積率を向上させうる
ものである。
リセルアレイを具備する半導体メモリ装置およびその冗
長構造を提供することにある。本発明の他の目的は、半
導体メモリ装置における最適の冗長効率をもつ冗長構造
および冗長方法を提供することにある。 【構成】 本発明は半導体メモリ装置、特にＤＲＡＭ装
置の冗長に関するもので、１つまたは２つ以上のノーマ
ルセルアレイに１つの冗長セルアレイを対応させ、１つ
または２つ以上のノーマルセルアレイと上記１つの冗長
セルアレイとの間に分離ゲートを設置して、冗長動作モ
ードで上記１つの冗長セルアレイに連結された冗長セン
スアンプのみを動作させて、上記１つまたは２つ以上の
ノーマルセルアレイにおけるある一方に欠陥が生じても
１つの冗長セルアレイのみで欠陥の補償を可能にするこ
とによつて、半導体メモリ装置の集積率を向上させうる
ものである。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るもので、特に半導体メモリ装置における不良メモリセ
ルを冗長メモリセルに代替するための冗長構造および冗
長方法に関するものである。
るもので、特に半導体メモリ装置における不良メモリセ
ルを冗長メモリセルに代替するための冗長構造および冗
長方法に関するものである。
【０００２】
【従来の技術】半導体メモリ装置は行（row ）と列（co
lumn）とによつて配列された複数のメモリセルをもつて
おり、メモリ容量が増加するに従つてより多くのセルが
内装されることとなる。この内装されるメモリセルの個
数が多くなると、欠陥をもつメモリセルの発生確率も増
加する。半導体メモリ装置において１つのメモリセルに
でも欠陥が発生すると、その半導体メモリ装置を使用す
ることはできない。したがつて、欠陥のあるメモリセル
があつても半導体メモリ装置を作動させうるようにして
歩留りを向上させる方法として、ノーマルメモリセルア
レイの行と列とに冗長メモリセルアレイを配置する方法
が提案されてきた。従来の方法における欠陥のあるセル
を冗長セルアレイと代替するリペア方法は、大別すると
レーザ冗長法と電気的な冗長法とに区分しうる。
lumn）とによつて配列された複数のメモリセルをもつて
おり、メモリ容量が増加するに従つてより多くのセルが
内装されることとなる。この内装されるメモリセルの個
数が多くなると、欠陥をもつメモリセルの発生確率も増
加する。半導体メモリ装置において１つのメモリセルに
でも欠陥が発生すると、その半導体メモリ装置を使用す
ることはできない。したがつて、欠陥のあるメモリセル
があつても半導体メモリ装置を作動させうるようにして
歩留りを向上させる方法として、ノーマルメモリセルア
レイの行と列とに冗長メモリセルアレイを配置する方法
が提案されてきた。従来の方法における欠陥のあるセル
を冗長セルアレイと代替するリペア方法は、大別すると
レーザ冗長法と電気的な冗長法とに区分しうる。
【０００３】従来の電気的な冗長方法を使用した半導体
メモリ装置としては、米国特許第４１，３９２，２１１
号に開示されたものがあるが、このような装置において
はヒユーズを切るために高電流を流さないとならないの
で、この動作電流を流すトランジスタが充分大きくなけ
ればならない。したがつて、大きなトランジスタによる
チツプ面積の増加や、高電流によるチツプの損傷を招い
てしまう。
メモリ装置としては、米国特許第４１，３９２，２１１
号に開示されたものがあるが、このような装置において
はヒユーズを切るために高電流を流さないとならないの
で、この動作電流を流すトランジスタが充分大きくなけ
ればならない。したがつて、大きなトランジスタによる
チツプ面積の増加や、高電流によるチツプの損傷を招い
てしまう。
【０００４】一方、レーザ冗長方法は、レーザ器具が高
価という短所はあつたが、前述の電気的な冗長方法の欠
点を解消するという点においてそれなりの利点があつ
た。従来のレーザ器具を使用して欠陥のあるセルを包含
する行または列のヒユーズを切り、この行または列を代
替するための冗長セルアレイは、米国特許第４，２２
８，５２８号に開示されている。しかし、このような回
路構成は、行アドレスデコーダの出力線すなわちメモリ
セルアレイに入力されるワードラインと、列アドレスデ
コーダとの出力線すなわちメモリセルアレイに入力され
るビツトライン毎に各々ヒユーズを設置して、欠陥のあ
る行または列のワードラインまたはビツトラインを切ら
ねばならない。このような回路構成の場合、メモリ容量
が小さいときにはレーザスポツトの大きさは問題になら
ないが、メモリ容量が増加するほど前記ワードラインお
よびビツトライン上に設置されたヒユーズの間隔は狭小
になる。従つて、レーザスポツトの大きさもこれに対応
して小さくならないと、欠陥の生じたセルを包含するワ
ードラインやビツトライン上のヒユーズを切るときに、
隣接する異常のないセルのワードラインやビツトライン
上のヒユーズまたはラインを損傷させるという問題が発
生する。
価という短所はあつたが、前述の電気的な冗長方法の欠
点を解消するという点においてそれなりの利点があつ
た。従来のレーザ器具を使用して欠陥のあるセルを包含
する行または列のヒユーズを切り、この行または列を代
替するための冗長セルアレイは、米国特許第４，２２
８，５２８号に開示されている。しかし、このような回
路構成は、行アドレスデコーダの出力線すなわちメモリ
セルアレイに入力されるワードラインと、列アドレスデ
コーダとの出力線すなわちメモリセルアレイに入力され
るビツトライン毎に各々ヒユーズを設置して、欠陥のあ
る行または列のワードラインまたはビツトラインを切ら
ねばならない。このような回路構成の場合、メモリ容量
が小さいときにはレーザスポツトの大きさは問題になら
ないが、メモリ容量が増加するほど前記ワードラインお
よびビツトライン上に設置されたヒユーズの間隔は狭小
になる。従つて、レーザスポツトの大きさもこれに対応
して小さくならないと、欠陥の生じたセルを包含するワ
ードラインやビツトライン上のヒユーズを切るときに、
隣接する異常のないセルのワードラインやビツトライン
上のヒユーズまたはラインを損傷させるという問題が発
生する。
【０００５】例えば、２５６ＫのＤＲＡＭの場合のスポ
ツトの直径が４〜５μｍであるとすると、１ＭのＤＲＡ
Ｍの場合には２．５〜４μｍでならなければならない
し、４ＭのＤＲＡＭ以上においては間隔がもつと縮小さ
れてしまうので、使用者は更に小さなスポツトに調整し
うる高価なレーザ器具を購入しなければならない上に、
前記レーザ器具の誤差を極めて小さくしなければならな
い。結局、メガバイト級の高集積メモリ装置において
は、その実用が殆ど不可能であると言つても過言ではな
い。
ツトの直径が４〜５μｍであるとすると、１ＭのＤＲＡ
Ｍの場合には２．５〜４μｍでならなければならない
し、４ＭのＤＲＡＭ以上においては間隔がもつと縮小さ
れてしまうので、使用者は更に小さなスポツトに調整し
うる高価なレーザ器具を購入しなければならない上に、
前記レーザ器具の誤差を極めて小さくしなければならな
い。結局、メガバイト級の高集積メモリ装置において
は、その実用が殆ど不可能であると言つても過言ではな
い。
【０００６】そこで、内部アドレス方式によつて、ノー
マルメモリセルに欠陥が発生した場合に、スペアメモリ
セルすなわち冗長メモリセルをデコーデイングする方式
が開発された。図１は前記内部アドレスデコーデイング
方式を利用した半導体メモリ装置のブロツク図である。
尚、以下の参照記号において、／ＸはＸの反転信号を表
す。前記図１においては、図示のように、分離ゲート
（４）を中心として、左右に各々左のノーマルセルアレ
イ（１）および冗長セルアレイ（３）、右のノーマルセ
ルアレイ（５）および冗長セルアレイ（７）が形成され
ている。前記ノーマルおよび冗長セルアレイを包含する
各々のメモリセル群は、各々のセンスアンプ（２）およ
び（６）を具備している。右の冗長メモリセルアレイ
（７）と入出力ライン（ＩＯ，／ＩＯ）との間には入出
力ゲート（８）が位置する。
マルメモリセルに欠陥が発生した場合に、スペアメモリ
セルすなわち冗長メモリセルをデコーデイングする方式
が開発された。図１は前記内部アドレスデコーデイング
方式を利用した半導体メモリ装置のブロツク図である。
尚、以下の参照記号において、／ＸはＸの反転信号を表
す。前記図１においては、図示のように、分離ゲート
（４）を中心として、左右に各々左のノーマルセルアレ
イ（１）および冗長セルアレイ（３）、右のノーマルセ
ルアレイ（５）および冗長セルアレイ（７）が形成され
ている。前記ノーマルおよび冗長セルアレイを包含する
各々のメモリセル群は、各々のセンスアンプ（２）およ
び（６）を具備している。右の冗長メモリセルアレイ
（７）と入出力ライン（ＩＯ，／ＩＯ）との間には入出
力ゲート（８）が位置する。
【０００７】
【発明が解決しようとしている課題】しかしながら、前
記のような構成をもつアレイにおいて行なわれるデコー
デイング方式では、各々のノーマルセルアレイに対応し
て冗長セルアレイを具備させた状態であり、ヒユーズ回
路（１１）から出力される冗長アドレス信号（ＲＡｉ）
により各々の該当する冗長デコーダ（９），（１０）に
よつて冗長セルアレイを選択しなければならない。換言
すると、左のノーマルセルアレイ（１）に欠陥が発生す
ると左の冗長セルアレイ（３）を利用しなければならな
いし、右のノーマルセルアレイ（５）に欠陥が発生する
と右の冗長セルアレイ（７）を使用しなければならな
い。
記のような構成をもつアレイにおいて行なわれるデコー
デイング方式では、各々のノーマルセルアレイに対応し
て冗長セルアレイを具備させた状態であり、ヒユーズ回
路（１１）から出力される冗長アドレス信号（ＲＡｉ）
により各々の該当する冗長デコーダ（９），（１０）に
よつて冗長セルアレイを選択しなければならない。換言
すると、左のノーマルセルアレイ（１）に欠陥が発生す
ると左の冗長セルアレイ（３）を利用しなければならな
いし、右のノーマルセルアレイ（５）に欠陥が発生する
と右の冗長セルアレイ（７）を使用しなければならな
い。
【０００８】すなわち、一部分の欠陥のために分離ゲー
ト（４）の両側に冗長セルアレイをもたなければならな
いので、多数のメモリセル群をもつ半導体メモリチツプ
においては冗長セルアレイの面積が相当に増加する問題
点がある。これは半導体メモリ装置の高集積化には大き
な障害となる。また、前記従来の構造および方法におい
て、左のノーマルセルアレイ（１）で欠陥が発生した場
合には、左の冗長セルアレイ（３）をセンシングするた
めに、左のセンスアンプ（２），分離ゲート（４），右
のセンスアンプ（６），入出力ゲート（８）に読み出し
データが伝送され、一方右のノーマルセルアレイ（５）
に欠陥が発生した場合には、右の冗長セルアレイ（７）
をセンシングするために、右のセンスアンプ（６），入
出力ゲート（８）に読み出しデータが伝送されるので、
電力の消耗面から見ると不均衡である。これは全体の消
費電力の不安定化を誘発しうる。
ト（４）の両側に冗長セルアレイをもたなければならな
いので、多数のメモリセル群をもつ半導体メモリチツプ
においては冗長セルアレイの面積が相当に増加する問題
点がある。これは半導体メモリ装置の高集積化には大き
な障害となる。また、前記従来の構造および方法におい
て、左のノーマルセルアレイ（１）で欠陥が発生した場
合には、左の冗長セルアレイ（３）をセンシングするた
めに、左のセンスアンプ（２），分離ゲート（４），右
のセンスアンプ（６），入出力ゲート（８）に読み出し
データが伝送され、一方右のノーマルセルアレイ（５）
に欠陥が発生した場合には、右の冗長セルアレイ（７）
をセンシングするために、右のセンスアンプ（６），入
出力ゲート（８）に読み出しデータが伝送されるので、
電力の消耗面から見ると不均衡である。これは全体の消
費電力の不安定化を誘発しうる。
【０００９】したがつて、本発明の目的は、高集積化に
有利な冗長メモリセルアレイを具備する半導体メモリ装
置およびその冗長構造を提供することにある。本発明の
他の目的は、半導体メモリ装置における最適の冗長効率
をもつ冗長構造および冗長方法を提供することにある。
有利な冗長メモリセルアレイを具備する半導体メモリ装
置およびその冗長構造を提供することにある。本発明の
他の目的は、半導体メモリ装置における最適の冗長効率
をもつ冗長構造および冗長方法を提供することにある。
【００１０】
【課題を解決するための手段】前記本発明の目的を達成
するために、本発明の半導体メモリ装置は、各々がセン
スアンプを有する複数のノーマルセルアレイを具備する
半導体メモリ装置であつて、相互に隣接するノーマルセ
ルアレイと少なくとも一方のノーマルセルアレイのみに
連結される冗長セルアレイと、前記隣接するノーマルセ
ルアレイとノーマルセルアレイとの間のビツトラインを
分離信号に応答して分離または接続させる分離ゲート手
段と、アドレス信号からノーマルセルの欠陥を感知し
て、前記冗長セルアレイへのアクセスを制御する冗長制
御信号と前記冗長セルアレイのワードラインを選択する
ワードライン選択信号とを出力する冗長感知手段と、前
記冗長制御信号に基づいて、前記冗長セルアレイに連結
されるノーマルセルアレイと前記冗長セルアレイに連結
されないノーマルセルアレイとの各々に対応するセンス
アンプを制御するセンシング信号と、前記分離ゲート手
段を分離または接続させる前記分離信号とを出力する制
御信号発生手段とを備える。ここで、前記冗長セルアレ
イは入出力ラインの近くに配置されている。
するために、本発明の半導体メモリ装置は、各々がセン
スアンプを有する複数のノーマルセルアレイを具備する
半導体メモリ装置であつて、相互に隣接するノーマルセ
ルアレイと少なくとも一方のノーマルセルアレイのみに
連結される冗長セルアレイと、前記隣接するノーマルセ
ルアレイとノーマルセルアレイとの間のビツトラインを
分離信号に応答して分離または接続させる分離ゲート手
段と、アドレス信号からノーマルセルの欠陥を感知し
て、前記冗長セルアレイへのアクセスを制御する冗長制
御信号と前記冗長セルアレイのワードラインを選択する
ワードライン選択信号とを出力する冗長感知手段と、前
記冗長制御信号に基づいて、前記冗長セルアレイに連結
されるノーマルセルアレイと前記冗長セルアレイに連結
されないノーマルセルアレイとの各々に対応するセンス
アンプを制御するセンシング信号と、前記分離ゲート手
段を分離または接続させる前記分離信号とを出力する制
御信号発生手段とを備える。ここで、前記冗長セルアレ
イは入出力ラインの近くに配置されている。
【００１１】又、本発明の半導体メモリ装置の冗長構造
は、アドレス信号からノーマルセルの欠陥を感知して、
内部の冗長セルにより欠陥が発生したノーマルセルを代
替する半導体メモリ装置の冗長構造であつて、各々がセ
ンスアンプを持ち相互に隣接するノーマルセルアレイの
１つのみに連結され、内部の冗長セルにより欠陥が発生
したノーマルセルを代替する冗長動作モードでは、前記
連結されるノーマルセルアレイに対応するセンスアンプ
を通じて記憶データを出力する冗長セルアレイを具備す
る。更に、前記冗長セルアレイに連結されるノーマルセ
ルアレイと前記冗長セルアレイとに連結されないノーマ
ルセルアレイとの間のビツトラインを、分離信号に応答
して分離または接続させる分離ゲート手段と、アドレス
信号からノーマルセルの欠陥を感知して、前記冗長セル
アレイへのアクセスを制御する冗長制御信号と前記冗長
セルアレイのワードラインを選択するワードライン選択
信号とを出力する冗長感知手段と、前記冗長制御信号に
基づいて、前記冗長セルアレイに連結されるノーマルセ
ルアレイと前記冗長セルアレイに連結されないノーマル
セルアレイとの各々に対応するセンスアンプを制御する
センシング信号と、前記分離ゲート手段を分離または接
続させる前記分離信号とを出力する制御信号発生手段と
を備える。ここで、前記冗長セルアレイは少なくとも入
出力ラインと隣接して配置されている。
は、アドレス信号からノーマルセルの欠陥を感知して、
内部の冗長セルにより欠陥が発生したノーマルセルを代
替する半導体メモリ装置の冗長構造であつて、各々がセ
ンスアンプを持ち相互に隣接するノーマルセルアレイの
１つのみに連結され、内部の冗長セルにより欠陥が発生
したノーマルセルを代替する冗長動作モードでは、前記
連結されるノーマルセルアレイに対応するセンスアンプ
を通じて記憶データを出力する冗長セルアレイを具備す
る。更に、前記冗長セルアレイに連結されるノーマルセ
ルアレイと前記冗長セルアレイとに連結されないノーマ
ルセルアレイとの間のビツトラインを、分離信号に応答
して分離または接続させる分離ゲート手段と、アドレス
信号からノーマルセルの欠陥を感知して、前記冗長セル
アレイへのアクセスを制御する冗長制御信号と前記冗長
セルアレイのワードラインを選択するワードライン選択
信号とを出力する冗長感知手段と、前記冗長制御信号に
基づいて、前記冗長セルアレイに連結されるノーマルセ
ルアレイと前記冗長セルアレイに連結されないノーマル
セルアレイとの各々に対応するセンスアンプを制御する
センシング信号と、前記分離ゲート手段を分離または接
続させる前記分離信号とを出力する制御信号発生手段と
を備える。ここで、前記冗長セルアレイは少なくとも入
出力ラインと隣接して配置されている。
【００１２】又、本発明の半導体メモリ装置の冗長方法
は、各々がセンスアンプをもつ複数のノーマルセルアレ
イを備える半導体メモリ装置において、アドレス信号か
らノーマルセルの欠陥を感知し、内部の冗長セルアレイ
により欠陥が発生したノーマルセルアレイを代替する冗
長方法であつて、隣接するノーマルセルアレイのいずれ
か一方のノーマルセルアレイに対応するセンスアンプの
みに前記冗長セルアレイを連結させて、前記冗長セルア
レイに連結されるノーマルセルアレイと前記冗長セルア
レイに連結されないノーマルセルアレイトのビツトライ
ンの間に、分離信号に応答して前記ビツトラインを分離
または接続させる分離ゲート手段を配置し、第１状態と
第２状態とを有し、前記アドレス信号からノーマルセル
の欠陥を感知した場合に第２状態となる冗長制御信号に
基づいて、対応するセンシング制御信号と前記分離信号
とを前記センスアンプおよび分離ゲート手段に各々供給
し、前記冗長制御信号が第２状態にあるときには、前記
冗長セルアレイに記憶されたデータを前記冗長セルアレ
イに連結されるセンスアンプを通じて出力する。ここ
で、前記冗長制御信号が第２状態にあるときには、ノー
マルセルアレイのワードラインはデイスエーブルされ、
冗長セルアレイのワードラインのみがエネイブルされ
る。また、前記冗長セルアレイに連結されるセンスアン
プのみが前記冗長制御信号が第１状態である場合にも第
２状態である場合にも動作可能であり、前記分離ゲート
は前記冗長制御信号が第２状態である場合には動作しな
い。
は、各々がセンスアンプをもつ複数のノーマルセルアレ
イを備える半導体メモリ装置において、アドレス信号か
らノーマルセルの欠陥を感知し、内部の冗長セルアレイ
により欠陥が発生したノーマルセルアレイを代替する冗
長方法であつて、隣接するノーマルセルアレイのいずれ
か一方のノーマルセルアレイに対応するセンスアンプの
みに前記冗長セルアレイを連結させて、前記冗長セルア
レイに連結されるノーマルセルアレイと前記冗長セルア
レイに連結されないノーマルセルアレイトのビツトライ
ンの間に、分離信号に応答して前記ビツトラインを分離
または接続させる分離ゲート手段を配置し、第１状態と
第２状態とを有し、前記アドレス信号からノーマルセル
の欠陥を感知した場合に第２状態となる冗長制御信号に
基づいて、対応するセンシング制御信号と前記分離信号
とを前記センスアンプおよび分離ゲート手段に各々供給
し、前記冗長制御信号が第２状態にあるときには、前記
冗長セルアレイに記憶されたデータを前記冗長セルアレ
イに連結されるセンスアンプを通じて出力する。ここ
で、前記冗長制御信号が第２状態にあるときには、ノー
マルセルアレイのワードラインはデイスエーブルされ、
冗長セルアレイのワードラインのみがエネイブルされ
る。また、前記冗長セルアレイに連結されるセンスアン
プのみが前記冗長制御信号が第１状態である場合にも第
２状態である場合にも動作可能であり、前記分離ゲート
は前記冗長制御信号が第２状態である場合には動作しな
い。
【００１３】
【実施例】以下、本実施例の半導体メモリ装置の冗長構
造及び方法を添付図面を参照して詳細に説明する。図２
は本実施例のＤＲＡＭメモリ装置の冗長のためのブロツ
ク図である。分離ゲート（２２）を中心として、左右に
各々第１ノーマルセルアレイ（２０）と第２ノーマルセ
ルアレイ（２３）とが位置する。前記第１ノーマルセル
アレイ（２０）と分離ゲート（２２）との間には、前記
第１ノーマルセルアレイ（２０）に連結されるセンスア
ンプ回路（２１）がある。前記第２ノーマルセルアレイ
（２３）と入出力ライン（ＩＯ，／ＩＯ）との間には、
順に、冗長セルアレイ（２４），前記第２ノーマルセル
アレイ（２３）および冗長セルアレイ（２４）に連結さ
れるセンスアンプ回路（２５），入出力ゲート（２６）
が配列されている。
造及び方法を添付図面を参照して詳細に説明する。図２
は本実施例のＤＲＡＭメモリ装置の冗長のためのブロツ
ク図である。分離ゲート（２２）を中心として、左右に
各々第１ノーマルセルアレイ（２０）と第２ノーマルセ
ルアレイ（２３）とが位置する。前記第１ノーマルセル
アレイ（２０）と分離ゲート（２２）との間には、前記
第１ノーマルセルアレイ（２０）に連結されるセンスア
ンプ回路（２１）がある。前記第２ノーマルセルアレイ
（２３）と入出力ライン（ＩＯ，／ＩＯ）との間には、
順に、冗長セルアレイ（２４），前記第２ノーマルセル
アレイ（２３）および冗長セルアレイ（２４）に連結さ
れるセンスアンプ回路（２５），入出力ゲート（２６）
が配列されている。
【００１４】前記センスアンプ回路（２１，２５）は、
共にノーマルモードでも使用されるセンスアンプである
が、冗長モード時には特別に前記冗長セルアレイ（２
４）に連結される右側のセンスアンプ回路（２５）のみ
が動作して、冗長セルから読み出されたデータを感知増
幅する。以下に、このような動作上の特性が関係する詳
細な図面と動作過程で、より詳細に説明されるであろ
う。
共にノーマルモードでも使用されるセンスアンプである
が、冗長モード時には特別に前記冗長セルアレイ（２
４）に連結される右側のセンスアンプ回路（２５）のみ
が動作して、冗長セルから読み出されたデータを感知増
幅する。以下に、このような動作上の特性が関係する詳
細な図面と動作過程で、より詳細に説明されるであろ
う。
【００１５】前記左のセンスアンプ回路（２１）および
右のセンスアンプ回路（２５）には、ヒユーズ回路（３
１）から出力される冗長制御信号（１００）に基づいて
制御信号発生部（３０）により出力される、第１および
第２センシング制御信号（１０１），（１０３）と第３
および第４センシング制御信号（１０２），（１０４）
とがそれぞれ入力される。前記冗長セルアレイ（２４）
は、前記ヒユーズ回路（３１）で出力される冗長ワード
ライン選択信号（１０６）によりセルが選択される。前
記制御信号発生部（３０）の内部には、前記第１および
第２センシング制御信号（１０１），（１０３）と第３
および第４センシング制御信号（１０２），（１０４）
とを発生するための回路が具備されている。前記ヒユー
ズ回路（３１）は、冗長アドレス信号（ＲＡ0 ，ＲＡ1
，…，ＲＡn-1 ）に応答して、欠陥のあるセルのアド
レス信号を感知するための回路としてよく知られてい
る。
右のセンスアンプ回路（２５）には、ヒユーズ回路（３
１）から出力される冗長制御信号（１００）に基づいて
制御信号発生部（３０）により出力される、第１および
第２センシング制御信号（１０１），（１０３）と第３
および第４センシング制御信号（１０２），（１０４）
とがそれぞれ入力される。前記冗長セルアレイ（２４）
は、前記ヒユーズ回路（３１）で出力される冗長ワード
ライン選択信号（１０６）によりセルが選択される。前
記制御信号発生部（３０）の内部には、前記第１および
第２センシング制御信号（１０１），（１０３）と第３
および第４センシング制御信号（１０２），（１０４）
とを発生するための回路が具備されている。前記ヒユー
ズ回路（３１）は、冗長アドレス信号（ＲＡ0 ，ＲＡ1
，…，ＲＡn-1 ）に応答して、欠陥のあるセルのアド
レス信号を感知するための回路としてよく知られてい
る。
【００１６】図３は、前記図２に図示のノーマルおよび
冗長セルアレイ（２０，２３，２４）と、左および右の
センスアンプ回路（２１，２５）と、分離ゲート（２
２）と、入出力ゲート（２６）、そして図２には図示さ
れていないが、ビツトライン等化回路（２７，２８）の
連結関係を図示したものである。図示のように、左のセ
ンスアンプ回路（２１）は、２つのラツチ型ＰＭＯＳト
ランジスタで構成されて、第１センシング制御信号（１
０１）によつて制御される第１センスアンプ（２１ａ）
と、２つのラツチ型ＮＭＯＳトランジスタと１つの駆動
用ＮＭＯＳトランジスタとから構成されて、第２センシ
ング制御信号（１０３）によつて制御される第２センス
アンプ（２１ｂ）とから成つている。右のセンスアンプ
（２５）は、２つのラツチ型ＰＭＯＳトランジスタで構
成されて、第３センシング制御信号（１０２）によつて
制御される第３センスアンプ（２５ａ）と、２つのラツ
チ型ＮＭＯＳトランジスタと１つの駆動用ＮＭＯＳトラ
ンジスタとから構成されて、第４センシング制御信号
（１０４）によつて制御される第４センスアンプ（２５
ｂ）とから成つている。
冗長セルアレイ（２０，２３，２４）と、左および右の
センスアンプ回路（２１，２５）と、分離ゲート（２
２）と、入出力ゲート（２６）、そして図２には図示さ
れていないが、ビツトライン等化回路（２７，２８）の
連結関係を図示したものである。図示のように、左のセ
ンスアンプ回路（２１）は、２つのラツチ型ＰＭＯＳト
ランジスタで構成されて、第１センシング制御信号（１
０１）によつて制御される第１センスアンプ（２１ａ）
と、２つのラツチ型ＮＭＯＳトランジスタと１つの駆動
用ＮＭＯＳトランジスタとから構成されて、第２センシ
ング制御信号（１０３）によつて制御される第２センス
アンプ（２１ｂ）とから成つている。右のセンスアンプ
（２５）は、２つのラツチ型ＰＭＯＳトランジスタで構
成されて、第３センシング制御信号（１０２）によつて
制御される第３センスアンプ（２５ａ）と、２つのラツ
チ型ＮＭＯＳトランジスタと１つの駆動用ＮＭＯＳトラ
ンジスタとから構成されて、第４センシング制御信号
（１０４）によつて制御される第４センスアンプ（２５
ｂ）とから成つている。
【００１７】分離ゲート（２２）は、外部，内部ビツト
ライン対（ＢＬＯ，／ＢＬＯ）、（ＢＬＩ，／ＢＬＩ）
の間に各々チヤネルが連結され、分離信号（φＩＳＯ）
をゲートで共通に受ける伝達トランジスタで構成されて
いる。ここで、前記センスアンプおよび分離ゲートの内
部回路は公知のものである。前記外部および内部ビツト
ライン対（ＢＬＯ，／ＢＬＯ）、（ＢＬＩ，／ＢＬＩ）
の間には各々のビツトライン等化回路（２７，２８）が
連結されている。通常、ＤＲＡＭ装置のビツトライン等
化レベルは1/2・ＶCCレベルであり、前記外部ビツトライ
ン対（ＢＬＯ，／ＢＬＯ）の間に連結された等化回路
（２７）に1/2・ＶCC電源が供給される。ノーマルセルア
レイ（２０）は、前記第１および第２センスアンプ（２
１ａ），（２１ｂ）の間に位置しており、第２ノーマル
セルアレイ（２３）および冗長セルアレイ（２４）は、
前記分離ゲート（２２）と第３センスアンプ（２５ａ）
との間に位置している。前記内部ビツトライン等化回路
（２８）と入出力ライン（ＩＯ，ＩＯ）との間には、入
出力ゲート（２６）が配置されている。
ライン対（ＢＬＯ，／ＢＬＯ）、（ＢＬＩ，／ＢＬＩ）
の間に各々チヤネルが連結され、分離信号（φＩＳＯ）
をゲートで共通に受ける伝達トランジスタで構成されて
いる。ここで、前記センスアンプおよび分離ゲートの内
部回路は公知のものである。前記外部および内部ビツト
ライン対（ＢＬＯ，／ＢＬＯ）、（ＢＬＩ，／ＢＬＩ）
の間には各々のビツトライン等化回路（２７，２８）が
連結されている。通常、ＤＲＡＭ装置のビツトライン等
化レベルは1/2・ＶCCレベルであり、前記外部ビツトライ
ン対（ＢＬＯ，／ＢＬＯ）の間に連結された等化回路
（２７）に1/2・ＶCC電源が供給される。ノーマルセルア
レイ（２０）は、前記第１および第２センスアンプ（２
１ａ），（２１ｂ）の間に位置しており、第２ノーマル
セルアレイ（２３）および冗長セルアレイ（２４）は、
前記分離ゲート（２２）と第３センスアンプ（２５ａ）
との間に位置している。前記内部ビツトライン等化回路
（２８）と入出力ライン（ＩＯ，ＩＯ）との間には、入
出力ゲート（２６）が配置されている。
【００１８】すなわち、分離ゲート（２２）の右側のみ
に冗長セルアレイ（２４）が具備されていることが分
る。本実施例では、図１のように、各々のノーマルセル
アレイ毎に冗長セルアレイを対応させる必要はない。図
４は、前記図２のヒユーズ回路（３１）から冗長制御信
号（１００）を発生する過程を示す回路の一例を示す図
である。
に冗長セルアレイ（２４）が具備されていることが分
る。本実施例では、図１のように、各々のノーマルセル
アレイ毎に冗長セルアレイを対応させる必要はない。図
４は、前記図２のヒユーズ回路（３１）から冗長制御信
号（１００）を発生する過程を示す回路の一例を示す図
である。
【００１９】前記回路で冗長アドレス信号（ＲＡ0 ，／
ＲＡ0 …，ＲＡn-1 ，／ＲＡn-1 ）に各々ゲートが接続
されたＮＭＯＳトランジスタとヒユーズ信号（φＦＦ1
）出力端との間に位置した各々のヒユーズは、対応す
るＮＭＯＳトランジスタが欠陥のあるセルのアドレス信
号によつて駆動されるときに、対応して切られる要所で
ある。したがつて、欠陥のあるセルのアドレス信号が入
力されると、前記ヒユーズ信号（φＦＦ1 またはφＦＦ
2 ）は“ハイ”状態になる。前記欠陥のあるセルアドレ
スを示すヒユーズ信号（φＦＦ1 またはφＦＦ2 ）によ
り冗長制御信号（１００）が決定される。
ＲＡ0 …，ＲＡn-1 ，／ＲＡn-1 ）に各々ゲートが接続
されたＮＭＯＳトランジスタとヒユーズ信号（φＦＦ1
）出力端との間に位置した各々のヒユーズは、対応す
るＮＭＯＳトランジスタが欠陥のあるセルのアドレス信
号によつて駆動されるときに、対応して切られる要所で
ある。したがつて、欠陥のあるセルのアドレス信号が入
力されると、前記ヒユーズ信号（φＦＦ1 またはφＦＦ
2 ）は“ハイ”状態になる。前記欠陥のあるセルアドレ
スを示すヒユーズ信号（φＦＦ1 またはφＦＦ2 ）によ
り冗長制御信号（１００）が決定される。
【００２０】同様に、前記図４には図示されていない
が、前記ヒユーズ信号（φＦＦ1 ，φＦＦ2 ）により、
図２の冗長セルアレイ（２４）のワードラインを選択す
る冗長ワードライン選択信号（１０６）が形成されるの
は公知の技術である。図５は本実施例の第２センシング
制御信号（１０３）と第１プリセンシング制御信号（φ
ＲＥ）とを発生する回路の一実施例を示す。図５の回路
においては、前記図４の回路で発生された冗長制御信号
（１００）が入力されるＮＯＲゲート（５１）の出力に
より、第２センシング制御信号（１０３）および第１プ
リセンシング信号（φＲＥ）が変化する。信号φＲＳは
リセツト信号であつて、動作中には常に“ハイ”状態に
ある信号であり、信号ＲＡｉ，ＲＡｊ，ＲＡｋは冗長ア
ドレス信号である。
が、前記ヒユーズ信号（φＦＦ1 ，φＦＦ2 ）により、
図２の冗長セルアレイ（２４）のワードラインを選択す
る冗長ワードライン選択信号（１０６）が形成されるの
は公知の技術である。図５は本実施例の第２センシング
制御信号（１０３）と第１プリセンシング制御信号（φ
ＲＥ）とを発生する回路の一実施例を示す。図５の回路
においては、前記図４の回路で発生された冗長制御信号
（１００）が入力されるＮＯＲゲート（５１）の出力に
より、第２センシング制御信号（１０３）および第１プ
リセンシング信号（φＲＥ）が変化する。信号φＲＳは
リセツト信号であつて、動作中には常に“ハイ”状態に
ある信号であり、信号ＲＡｉ，ＲＡｊ，ＲＡｋは冗長ア
ドレス信号である。
【００２１】図６は本実施例の第４センシング制御信号
（１０４）と第２プリセンシング信号（φＲＣ）を発生
する回路の一実施例を示す。図示のように、ＮＯＲゲー
ト（６１）に入力される前記冗長制御信号（１００）に
よつて、第４センシング制御信号（１０４）およびプリ
センシング信号（φＲＣ）が決定される。図７は本実施
例の第１センシング制御信号（１０１）または第３セン
シング制御信号（１０３）を発生する回路の一実施例を
示す。初段の遅延回路（７１）に入力された第１プリセ
ンシング信号（／φＲＥ）または第２プリセンシング信
号（φＲＣ）は、駆動用ＰＭＯＳトランジスタ（７２）
を通じて各々第１センシング制御信号（１０１）または
第３センシング制御信号（１０２）として出力される。
（１０４）と第２プリセンシング信号（φＲＣ）を発生
する回路の一実施例を示す。図示のように、ＮＯＲゲー
ト（６１）に入力される前記冗長制御信号（１００）に
よつて、第４センシング制御信号（１０４）およびプリ
センシング信号（φＲＣ）が決定される。図７は本実施
例の第１センシング制御信号（１０１）または第３セン
シング制御信号（１０３）を発生する回路の一実施例を
示す。初段の遅延回路（７１）に入力された第１プリセ
ンシング信号（／φＲＥ）または第２プリセンシング信
号（φＲＣ）は、駆動用ＰＭＯＳトランジスタ（７２）
を通じて各々第１センシング制御信号（１０１）または
第３センシング制御信号（１０２）として出力される。
【００２２】図８は分離ゲート（２２）に印加される分
離信号（φＩＳＯ）を発生する回路の一実施例を図示し
てある。図示のように、分離信号（φＩＳＯ）は第１プ
リセンシング信号（φＲＥ）にも応答する。前記図４乃
至図８に図示の制御信号発生のための回路（図２の制御
信号発生部（３０）に包含されている）の構成から分る
ように、本実施例で使用される第１および第２センシン
グ制御信号（１０１），（１０３）、第３および第４セ
ンシング制御信号（１０２），（１０４）と、分離信号
（φＩＳＯ）等は、すべて欠陥のあるセルのアドレスを
感知するヒユーズ信号（φＦＦ1 ，φＦＦ2 等）から作
られる冗長制御信号（１００）によることが分る。
離信号（φＩＳＯ）を発生する回路の一実施例を図示し
てある。図示のように、分離信号（φＩＳＯ）は第１プ
リセンシング信号（φＲＥ）にも応答する。前記図４乃
至図８に図示の制御信号発生のための回路（図２の制御
信号発生部（３０）に包含されている）の構成から分る
ように、本実施例で使用される第１および第２センシン
グ制御信号（１０１），（１０３）、第３および第４セ
ンシング制御信号（１０２），（１０４）と、分離信号
（φＩＳＯ）等は、すべて欠陥のあるセルのアドレスを
感知するヒユーズ信号（φＦＦ1 ，φＦＦ2 等）から作
られる冗長制御信号（１００）によることが分る。
【００２３】図９は冗長動作モードにおける前記各信号
の状態を示す図である。図示のように、冗長制御信号
（１００）が“ハイ”状態（ノーマル動作モードにおい
ては“ロウ”状態）であるときに、第１プリセンシング
信号（φＲＥ），第２プリセンシング（φＲＣ），第１
および第２センシング制御信号（１０１，１０３）、第
３および第４センシング制御信号（１０２，１０４）、
分離信号（φＩＳＯ）のレベルは各々“ハイ”，“ロ
ウ”，“1/2・ＶCC”および“ロウ”，“ハイ”および
“ハイ”，“ロウ”状態になる。
の状態を示す図である。図示のように、冗長制御信号
（１００）が“ハイ”状態（ノーマル動作モードにおい
ては“ロウ”状態）であるときに、第１プリセンシング
信号（φＲＥ），第２プリセンシング（φＲＣ），第１
および第２センシング制御信号（１０１，１０３）、第
３および第４センシング制御信号（１０２，１０４）、
分離信号（φＩＳＯ）のレベルは各々“ハイ”，“ロ
ウ”，“1/2・ＶCC”および“ロウ”，“ハイ”および
“ハイ”，“ロウ”状態になる。
【００２４】前記信号はノーマル動作モードにおいても
動作して、第１または第２ノーマルセルアレイ（２
０），（２３）から読み出されたデータをセンスしうる
ように動作する。その場合は、冗長ロウアドレス信号Ｒ
Ａｉ，ＲＡｊ，ＲＡｋにより出力が決定される。図１０
は本実施例による動作タイミングチヤートであつて、冗
長モードにおける動作を説明してある。前記タイミング
チヤートにおける参照文字（／ＲＡＳ）はロウアドレス
ストローブ信号であり、ＮＷＬはノーマルセルアレイに
ある冗長ワードラインの電位を、ＲＢＬは冗長セルアレ
イ（２４）に連結されるビツトライン（または図３の内
部ビツトラインＢＬＩ）の電位を、ＮＢＬは第１ノーマ
ルセルアレイに連結されるビツトライン（または図３の
外部ビツトラインＢＬＯ）の電位を各々示す。
動作して、第１または第２ノーマルセルアレイ（２
０），（２３）から読み出されたデータをセンスしうる
ように動作する。その場合は、冗長ロウアドレス信号Ｒ
Ａｉ，ＲＡｊ，ＲＡｋにより出力が決定される。図１０
は本実施例による動作タイミングチヤートであつて、冗
長モードにおける動作を説明してある。前記タイミング
チヤートにおける参照文字（／ＲＡＳ）はロウアドレス
ストローブ信号であり、ＮＷＬはノーマルセルアレイに
ある冗長ワードラインの電位を、ＲＢＬは冗長セルアレ
イ（２４）に連結されるビツトライン（または図３の内
部ビツトラインＢＬＩ）の電位を、ＮＢＬは第１ノーマ
ルセルアレイに連結されるビツトライン（または図３の
外部ビツトラインＢＬＯ）の電位を各々示す。
【００２５】では、前記図１０のタイミングチヤートに
より本実施例の冗長動作を説明する。まず、アドレス信
号（ＲＡｉ）からセルの欠陥が見付かると、図４のヒユ
ーズ信号φＦＦ1 は“ハイ”状態になつて冗長状態が感
知されるので、冗長制御信号（１００）は“ハイ”状態
になる。前記“ハイ”状態のヒユーズ信号φＦＦ1 によ
つて冗長ワードライン（ＲＷＬ）が選択されて“ハイ”
状態にエネイブルされる。このとき、ノーマルワードラ
イン（ＮＷＬ）は該当するアドレス信号のセルに欠陥が
あるので、非選択された状態である接地レベルに止ま
る。
より本実施例の冗長動作を説明する。まず、アドレス信
号（ＲＡｉ）からセルの欠陥が見付かると、図４のヒユ
ーズ信号φＦＦ1 は“ハイ”状態になつて冗長状態が感
知されるので、冗長制御信号（１００）は“ハイ”状態
になる。前記“ハイ”状態のヒユーズ信号φＦＦ1 によ
つて冗長ワードライン（ＲＷＬ）が選択されて“ハイ”
状態にエネイブルされる。このとき、ノーマルワードラ
イン（ＮＷＬ）は該当するアドレス信号のセルに欠陥が
あるので、非選択された状態である接地レベルに止ま
る。
【００２６】前記冗長制御信号（１００）が“ハイ”状
態であるので、図５の回路におけるＮＯＲゲート（５
１）の出力は“ロウ”状態になり、結果的に第２センシ
ング制御信号（１０３）と第１プリセンシング信号（φ
ＲＥ）とは各々“ロウ”および“ハイ”状態になる。一
方、前記冗長制御信号（１００）が“ハイ”状態である
ので、図６の回路におけるＮＯＲゲート（６１）の出力
が“ロウ”状態であり、第４センシング制御信号（１０
４）と第２プリセンシング信号（φＲＣ）は各々“ハ
イ”および“ロウ”状態になる。
態であるので、図５の回路におけるＮＯＲゲート（５
１）の出力は“ロウ”状態になり、結果的に第２センシ
ング制御信号（１０３）と第１プリセンシング信号（φ
ＲＥ）とは各々“ロウ”および“ハイ”状態になる。一
方、前記冗長制御信号（１００）が“ハイ”状態である
ので、図６の回路におけるＮＯＲゲート（６１）の出力
が“ロウ”状態であり、第４センシング制御信号（１０
４）と第２プリセンシング信号（φＲＣ）は各々“ハ
イ”および“ロウ”状態になる。
【００２７】そして、前記第１および第２プリセンシン
グ信号（φＲＥ）および（φＲＣ）が各々“ハイ”およ
び“ロウ”状態であるので、図７の回路における第１セ
ンシング制御信号（１０１）および第３センシング制御
信号（１０２）は各々“1/2・ＶCC”および“ハイ”状態
になる。前記第１および第２センシング制御信号（１０
１），（１０３）が各々“1/2・ＶCC”，“ロウ”状態で
あるので、図３の第１および第２センスアンプ（２１
ａ），（２１ｂ）はデイスエーブル状態にあり、前記第
３および第４センシング制御信号（１０２），（１０
４）が共に“ハイ”状態であるので、図３の冗長セルア
レイ（２４）に連結される第３および第４センスアンプ
（２５ａ），（２５ｂ）が駆動する。すなわち、欠陥が
発生したノーマルセルアレイ（２０）あるいは（２３）
は、前記冗長セルアレイ（２４）に連結されるセンスア
ンプ（２５）のみを駆動させて、欠陥のあるノーマルセ
ルを冗長セルで代替する。
グ信号（φＲＥ）および（φＲＣ）が各々“ハイ”およ
び“ロウ”状態であるので、図７の回路における第１セ
ンシング制御信号（１０１）および第３センシング制御
信号（１０２）は各々“1/2・ＶCC”および“ハイ”状態
になる。前記第１および第２センシング制御信号（１０
１），（１０３）が各々“1/2・ＶCC”，“ロウ”状態で
あるので、図３の第１および第２センスアンプ（２１
ａ），（２１ｂ）はデイスエーブル状態にあり、前記第
３および第４センシング制御信号（１０２），（１０
４）が共に“ハイ”状態であるので、図３の冗長セルア
レイ（２４）に連結される第３および第４センスアンプ
（２５ａ），（２５ｂ）が駆動する。すなわち、欠陥が
発生したノーマルセルアレイ（２０）あるいは（２３）
は、前記冗長セルアレイ（２４）に連結されるセンスア
ンプ（２５）のみを駆動させて、欠陥のあるノーマルセ
ルを冗長セルで代替する。
【００２８】前記センスアンプ（２１ａ，２１ｂ，２５
ａ，２５ｂ）はノーマル動作モードにおいても動作する
センスアンプであつて、ノーマル動作モードでノーマル
セルアレイで読み出された情報をセンシングするのにも
使用される。前記第３および第４センスアンプ（２５
ａ），（２５ｂ）がセンシング動作をすると、冗長セル
アレイ（２４）に連結される内部ビツトライン（ＢＬ
Ｉ，／ＢＬＩ）は分離され、充分に感知増幅されたデー
タが入出力ゲート（２６）を通じて入出力ライン（Ｉ
Ｏ，／ＩＯ）に伝送される。前記第３および第４センス
アンプ（２５ａ），（２５ｂ）によるセンシングが行な
われるときには、分離信号（φＩＳＯ）が“ロウ”状態
であるので、外部ビツトライン対（ＢＬＯ，／ＢＬＯ）
と内部ビツトライン対（ＢＬＩ，／ＢＬＩ）とは分離さ
れる。ここで、前記第３および第４センスアンプ（２５
ａ），（２５ｂ）が第２ノーマルセルアレイ（２３）に
連結しているにもかからわず、冗長セルアレイ（２４）
からのみのデータがセンシングされる理由は、図４のヒ
ユーズ信号φＦＦ1 によつて冗長ワードライン（ＲＷ
Ｌ）は選択されるが、ノーマルワードライン（ＮＷＬ）
は選択されないためである。
ａ，２５ｂ）はノーマル動作モードにおいても動作する
センスアンプであつて、ノーマル動作モードでノーマル
セルアレイで読み出された情報をセンシングするのにも
使用される。前記第３および第４センスアンプ（２５
ａ），（２５ｂ）がセンシング動作をすると、冗長セル
アレイ（２４）に連結される内部ビツトライン（ＢＬ
Ｉ，／ＢＬＩ）は分離され、充分に感知増幅されたデー
タが入出力ゲート（２６）を通じて入出力ライン（Ｉ
Ｏ，／ＩＯ）に伝送される。前記第３および第４センス
アンプ（２５ａ），（２５ｂ）によるセンシングが行な
われるときには、分離信号（φＩＳＯ）が“ロウ”状態
であるので、外部ビツトライン対（ＢＬＯ，／ＢＬＯ）
と内部ビツトライン対（ＢＬＩ，／ＢＬＩ）とは分離さ
れる。ここで、前記第３および第４センスアンプ（２５
ａ），（２５ｂ）が第２ノーマルセルアレイ（２３）に
連結しているにもかからわず、冗長セルアレイ（２４）
からのみのデータがセンシングされる理由は、図４のヒ
ユーズ信号φＦＦ1 によつて冗長ワードライン（ＲＷ
Ｌ）は選択されるが、ノーマルワードライン（ＮＷＬ）
は選択されないためである。
【００２９】一方、ノーマル動作モードにおいては、前
記冗長制御信号（１００）が“ロウ”状態になる。そし
て、このときのヒユーズ信号φＦＦ1 もその状態が変わ
り、ノーマルワードライン（ＮＷＬ）が選択されて、冗
長ワードライン（ＲＷＬ）は選択されないので、前記の
冗長動作モードにおける冗長セルアレイ（２４）にある
データをセンシングしていた第３および第４センスアン
プ（２５ａ），（２５ｂ）は、選択されるノーマルセル
アレイから読み出されたデータを感知増幅するのに使用
される。これは通常のメモリ装置におけるセンスアンプ
動作と同一である。
記冗長制御信号（１００）が“ロウ”状態になる。そし
て、このときのヒユーズ信号φＦＦ1 もその状態が変わ
り、ノーマルワードライン（ＮＷＬ）が選択されて、冗
長ワードライン（ＲＷＬ）は選択されないので、前記の
冗長動作モードにおける冗長セルアレイ（２４）にある
データをセンシングしていた第３および第４センスアン
プ（２５ａ），（２５ｂ）は、選択されるノーマルセル
アレイから読み出されたデータを感知増幅するのに使用
される。これは通常のメモリ装置におけるセンスアンプ
動作と同一である。
【００３０】実際的には、本発明は、実施例（図３）に
おいても示したように、各々のセンスアンプ（例えば、
図３における第１ノーマルセルアレイ（２０）は第１お
よび第２センスアンプ（２１ａ），（２１ｂ）、第２ノ
ーマルセルアレイ（２３）は第３および第４センスアン
プ（２５ａ），（２６ｂ）等）をもつメモリ装置内で、
欠陥のあるメモリセルの代替のために各ノーマルセルア
レイ毎に各々の冗長セルアレイを具備する必要のないよ
うにするものである。したがつて、前記本発明の実施例
においては、第１ノーマルセルアレイ（２０）または第
２ノーマルセルアレイ（２３）中で欠陥メモリセルが発
生した場合に、１つの冗長セルアレイ（２４）のみで冗
長可能にするように構成したが、前述の本発明の技術的
な思想の範囲内で他の実施例も可能である。
おいても示したように、各々のセンスアンプ（例えば、
図３における第１ノーマルセルアレイ（２０）は第１お
よび第２センスアンプ（２１ａ），（２１ｂ）、第２ノ
ーマルセルアレイ（２３）は第３および第４センスアン
プ（２５ａ），（２６ｂ）等）をもつメモリ装置内で、
欠陥のあるメモリセルの代替のために各ノーマルセルア
レイ毎に各々の冗長セルアレイを具備する必要のないよ
うにするものである。したがつて、前記本発明の実施例
においては、第１ノーマルセルアレイ（２０）または第
２ノーマルセルアレイ（２３）中で欠陥メモリセルが発
生した場合に、１つの冗長セルアレイ（２４）のみで冗
長可能にするように構成したが、前述の本発明の技術的
な思想の範囲内で他の実施例も可能である。
【００３１】
【発明の効果】本発明により、高集積化に有利な冗長メ
モリセルアレイを具備する半導体メモリ装置およびその
冗長構造を提供できる。また、半導体メモリ装置におけ
る最適の冗長効率をもつ冗長構造および冗長方法を提供
できる。すなわち、本発明においては、半導体メモリ装
置の冗長のために最小限ノーマルセルアレイ毎に各々の
冗長セルアレイを具備させる必要がないので、半導体メ
モリ装置の大きさを減らし集積率を向上させうる効果が
ある。
モリセルアレイを具備する半導体メモリ装置およびその
冗長構造を提供できる。また、半導体メモリ装置におけ
る最適の冗長効率をもつ冗長構造および冗長方法を提供
できる。すなわち、本発明においては、半導体メモリ装
置の冗長のために最小限ノーマルセルアレイ毎に各々の
冗長セルアレイを具備させる必要がないので、半導体メ
モリ装置の大きさを減らし集積率を向上させうる効果が
ある。
【図１】従来の冗長のための半導体メモリ装置のブロツ
ク図である。
ク図である。
【図２】本実施例の冗長のための半導体メモリ装置のブ
ロツク図である。
ロツク図である。
【図３】図２のメモリセルとセンスアンプ部分の詳細回
路図である。
路図である。
【図４】本実施例の冗長制御信号の発生回路の一例を示
す図である。
す図である。
【図５】本実施例の第２センシング制御信号（１０３）
の発生回路の一例を示す図である。
の発生回路の一例を示す図である。
【図６】本実施例の第４センシング制御信号（１０４）
の発生回路の一例を示す図である。
の発生回路の一例を示す図である。
【図７】本実施例の第１および第３センシング制御信号
（１０１），（１０２）の発生回路の一例を示す図であ
る。
（１０１），（１０２）の発生回路の一例を示す図であ
る。
【図８】本実施例の分離信号φＩＳＯの発生回路の一例
を示す図である。
を示す図である。
【図９】本実施例の冗長動作モード時の制御信号の状態
を示す図である。
を示す図である。
【図１０】本実施例の動作タイミングチヤートである。
２０，２３…ノーマルメモリセルアレイ、２１…センス
アンプ、２１ａ…第１センスアンプ、２１ｂ…第２セン
スアンプ、２４…冗長メモリセルアレイ、２２…分離ゲ
ート、２５…センスアンプ、２５ａ…第３センスアン
プ、２５ｂ…第４センスアンプ、２６…入出力ゲート、
２７，２８０…ビツトライン等化回路、３０…制御信号
発生部、３１…ヒユーズ回路、１００…冗長制御信号、
１０１…第１センシング制御信号、１０３…第２センシ
ング制御信号、１０２…第３センシングアンプ制御信
号、１０４…第４センシング制御信号、１０６…冗長ワ
ードライン選択信号
アンプ、２１ａ…第１センスアンプ、２１ｂ…第２セン
スアンプ、２４…冗長メモリセルアレイ、２２…分離ゲ
ート、２５…センスアンプ、２５ａ…第３センスアン
プ、２５ｂ…第４センスアンプ、２６…入出力ゲート、
２７，２８０…ビツトライン等化回路、３０…制御信号
発生部、３１…ヒユーズ回路、１００…冗長制御信号、
１０１…第１センシング制御信号、１０３…第２センシ
ング制御信号、１０２…第３センシングアンプ制御信
号、１０４…第４センシング制御信号、１０６…冗長ワ
ードライン選択信号
Claims (8)
- 【請求項１】 各々がセンスアンプを有する複数のノー
マルセルアレイを具備する半導体メモリ装置であつて、 相互に隣接するノーマルセルアレイと少なくとも一方の
ノーマルセルアレイのみに連結される冗長セルアレイ
と、 前記隣接するノーマルセルアレイとノーマルセルアレイ
との間のビツトラインを分離信号に応答して分離または
接続させる分離ゲート手段と、 アドレス信号からノーマルセルの欠陥を感知して、前記
冗長セルアレイへのアクセスを制御する冗長制御信号と
前記冗長セルアレイのワードラインを選択するワードラ
イン選択信号とを出力する冗長感知手段と、 前記冗長制御信号に基づいて、前記冗長セルアレイに連
結されるノーマルセルアレイと前記冗長セルアレイに連
結されないノーマルセルアレイとの各々に対応するセン
スアンプを制御するセンシング信号と、前記分離ゲート
手段を分離または接続させる前記分離信号とを出力する
制御信号発生手段とを備えることを特徴とする半導体メ
モリ装置。 - 【請求項２】 前記冗長セルアレイは入出力ラインの近
くに配置されていることを特徴とする請求項１記載の半
導体メモリ装置。 - 【請求項３】 アドレス信号からノーマルセルの欠陥を
感知して、内部の冗長セルにより欠陥が発生したノーマ
ルセルを代替する半導体メモリ装置の冗長構造であつ
て、 各々がセンスアンプを持ち相互に隣接するノーマルセル
アレイの１つのみに連結され、内部の冗長セルにより欠
陥が発生したノーマルセルを代替する冗長動作モードで
は、前記連結されるノーマルセルアレイに対応するセン
スアンプを通じて記憶データを出力する冗長セルアレイ
を具備することを特徴とする半導体メモリ装置の冗長構
造。 - 【請求項４】 前記冗長セルアレイに連結されるノーマ
ルセルアレイと前記冗長セルアレイとに連結されないノ
ーマルセルアレイとの間のビツトラインを、分離信号に
応答して分離または接続させる分離ゲート手段と、 アドレス信号からノーマルセルの欠陥を感知して、前記
冗長セルアレイへのアクセスを制御する冗長制御信号と
前記冗長セルアレイのワードラインを選択するワードラ
イン選択信号とを出力する冗長感知手段と、 前記冗長制御信号に基づいて、前記冗長セルアレイに連
結されるノーマルセルアレイと前記冗長セルアレイに連
結されないノーマルセルアレイとの各々に対応するセン
スアンプを制御するセンシング信号と、前記分離ゲート
手段を分離または接続させる前記分離信号とを出力する
制御信号発生手段とを更に備えることを特徴とする請求
項３記載の半導体メモリ装置の冗長構造。 - 【請求項５】 前記冗長セルアレイは少なくとも入出力
ラインと隣接して配置されていることを特徴とする請求
項３記載の半導体メモリ装置の冗長構造。 - 【請求項６】 各々がセンスアンプをもつ複数のノーマ
ルセルアレイを備える半導体メモリ装置において、アド
レス信号からノーマルセルの欠陥を感知し、内部の冗長
セルアレイにより欠陥が発生したノーマルセルアレイを
代替する冗長方法であつて、 隣接するノーマルセルアレイのいずれか一方のノーマル
セルアレイに対応するセンスアンプのみに前記冗長セル
アレイを連結させて、 前記冗長セルアレイに連結されるノーマルセルアレイと
前記冗長セルアレイに連結されないノーマルセルアレイ
トのビツトラインの間に、分離信号に応答して前記ビツ
トラインを分離または接続させる分離ゲート手段を配置
し、 第１状態と第２状態とを有し、前記アドレス信号からノ
ーマルセルの欠陥を感知した場合に第２状態となる冗長
制御信号に基づいて、対応するセンシング制御信号と前
記分離信号とを前記センスアンプおよび分離ゲート手段
に各々供給し、 前記冗長制御信号が第２状態にあるときには、前記冗長
セルアレイに記憶されたデータを前記冗長セルアレイに
連結されるセンスアンプを通じて出力することを特徴と
する半導体メモリ装置の冗長方法。 - 【請求項７】 前記冗長制御信号が第２状態にあるとき
には、ノーマルセルアレイのワードラインはデイスエー
ブルされ、冗長セルアレイのワードラインのみがエネイ
ブルされることを特徴とする請求項６記載の半導体メモ
リ装置の冗長方法。 - 【請求項８】 前記冗長セルアレイに連結されるセンス
アンプのみが前記冗長制御信号が第１状態である場合に
も第２状態である場合にも動作可能であり、前記分離ゲ
ートは前記冗長制御信号が第２状態である場合には動作
しないことを特徴とする請求項６記載の半導体メモリ装
置の冗長方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR21502/1991 | 1990-12-22 | ||
| KR1019900021502A KR940008208B1 (ko) | 1990-12-22 | 1990-12-22 | 반도체 메모리장치의 리던던트 장치 및 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076598A true JPH076598A (ja) | 1995-01-10 |
Family
ID=19308222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3307539A Pending JPH076598A (ja) | 1990-12-22 | 1991-11-22 | 半導体メモリ装置およびその冗長方法 |
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| JP (1) | JPH076598A (ja) |
| KR (1) | KR940008208B1 (ja) |
| CN (1) | CN1023266C (ja) |
| DE (1) | DE4111708A1 (ja) |
| FR (1) | FR2670943B1 (ja) |
| GB (1) | GB2251101B (ja) |
| IT (1) | IT1244971B (ja) |
| NL (1) | NL9100620A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5557618A (en) * | 1993-01-19 | 1996-09-17 | Tektronix, Inc. | Signal sampling circuit with redundancy |
| JP3257860B2 (ja) * | 1993-05-17 | 2002-02-18 | 株式会社日立製作所 | 半導体メモリ装置 |
| JP3273440B2 (ja) * | 1994-10-19 | 2002-04-08 | マイクロン・テクノロジー・インコーポレーテッド | 部分的に良好なメモリ集積回路から使用可能な部分を得るための効率的な方法 |
| KR0140177B1 (ko) * | 1994-12-29 | 1998-07-15 | 김광호 | 반도체메모리소자의 메모리셀어레이의 배열방법 |
| JP3036411B2 (ja) * | 1995-10-18 | 2000-04-24 | 日本電気株式会社 | 半導体記憶集積回路装置 |
| US5946257A (en) * | 1996-07-24 | 1999-08-31 | Micron Technology, Inc. | Selective power distribution circuit for an integrated circuit |
| US5970013A (en) * | 1998-02-26 | 1999-10-19 | Lucent Technologies Inc. | Adaptive addressable circuit redundancy method and apparatus with broadcast write |
| US6011733A (en) * | 1998-02-26 | 2000-01-04 | Lucent Technologies Inc. | Adaptive addressable circuit redundancy method and apparatus |
| US6438672B1 (en) | 1999-06-03 | 2002-08-20 | Agere Systems Guardian Corp. | Memory aliasing method and apparatus |
| US6188624B1 (en) * | 1999-07-12 | 2001-02-13 | Winbond Electronics Corporation | Low latency memory sensing circuits |
| US7095642B1 (en) * | 2003-03-27 | 2006-08-22 | Cypress Semiconductor Corporation | Method and circuit for reducing defect current from array element failures in random access memories |
| EP1720172B1 (en) * | 2004-02-20 | 2012-06-06 | Spansion LLc | Semiconductor storage device and redundancy control method for semiconductor storage device |
| WO2005081260A1 (ja) * | 2004-02-20 | 2005-09-01 | Spansion Llc | 半導体記憶装置および半導体記憶装置の冗長方法 |
| US8072834B2 (en) | 2005-08-25 | 2011-12-06 | Cypress Semiconductor Corporation | Line driver circuit and method with standby mode of operation |
| JP4781783B2 (ja) * | 2005-10-31 | 2011-09-28 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| KR100675299B1 (ko) * | 2006-02-15 | 2007-01-29 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
| US7505319B2 (en) * | 2007-01-31 | 2009-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for high efficiency redundancy scheme for multi-segment SRAM |
| US20110134707A1 (en) * | 2007-11-02 | 2011-06-09 | Saeng Hwan Kim | Block isolation control circuit |
| JP5539916B2 (ja) * | 2011-03-04 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9478316B1 (en) * | 2016-01-08 | 2016-10-25 | SK Hynix Inc. | Memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6141186A (ja) * | 1984-08-01 | 1986-02-27 | 松下電器産業株式会社 | カラ−デ−タ同時書込み装置 |
| JPS6226695A (ja) * | 1985-07-26 | 1987-02-04 | Nec Corp | 半導体メモリ |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4228528B2 (en) * | 1979-02-09 | 1992-10-06 | Memory with redundant rows and columns | |
| JPS563499A (en) * | 1979-06-25 | 1981-01-14 | Fujitsu Ltd | Semiconductor memory device |
| US4281398A (en) * | 1980-02-12 | 1981-07-28 | Mostek Corporation | Block redundancy for memory array |
| US4389715A (en) * | 1980-10-06 | 1983-06-21 | Inmos Corporation | Redundancy scheme for a dynamic RAM |
| IE58219B1 (en) * | 1984-11-07 | 1993-08-11 | Procter & Gamble | Liquid detergent compositions |
| JP2590897B2 (ja) * | 1987-07-20 | 1997-03-12 | 日本電気株式会社 | 半導体メモリ |
| JPH01119995A (ja) * | 1987-11-02 | 1989-05-12 | Toshiba Corp | 半導体メモリ |
| US4807191A (en) * | 1988-01-04 | 1989-02-21 | Motorola, Inc. | Redundancy for a block-architecture memory |
| US5022006A (en) * | 1988-04-01 | 1991-06-04 | International Business Machines Corporation | Semiconductor memory having bit lines with isolation circuits connected between redundant and normal memory cells |
| FR2644924A1 (fr) * | 1989-03-23 | 1990-09-28 | Sgs Thomson Microelectronics | Circuit de selection d'une colonne redondante dans une memoire integree avec redondance de colonnes de donnees |
-
1990
- 1990-12-22 KR KR1019900021502A patent/KR940008208B1/ko not_active IP Right Cessation
-
1991
- 1991-03-25 US US07/674,387 patent/US5255234A/en not_active Expired - Lifetime
- 1991-04-02 FR FR9103948A patent/FR2670943B1/fr not_active Expired - Lifetime
- 1991-04-09 NL NL9100620A patent/NL9100620A/nl not_active Application Discontinuation
- 1991-04-10 IT ITRM910243A patent/IT1244971B/it active IP Right Grant
- 1991-04-10 GB GB9107618A patent/GB2251101B/en not_active Expired - Lifetime
- 1991-04-10 DE DE4111708A patent/DE4111708A1/de active Granted
- 1991-04-10 CN CN91102517A patent/CN1023266C/zh not_active Expired - Lifetime
- 1991-11-22 JP JP3307539A patent/JPH076598A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6141186A (ja) * | 1984-08-01 | 1986-02-27 | 松下電器産業株式会社 | カラ−デ−タ同時書込み装置 |
| JPS6226695A (ja) * | 1985-07-26 | 1987-02-04 | Nec Corp | 半導体メモリ |
Also Published As
| Publication number | Publication date |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960604 |