JPH0763080B2 - 半導体パツケ−ジ構造体 - Google Patents

半導体パツケ−ジ構造体

Info

Publication number
JPH0763080B2
JPH0763080B2 JP61042691A JP4269186A JPH0763080B2 JP H0763080 B2 JPH0763080 B2 JP H0763080B2 JP 61042691 A JP61042691 A JP 61042691A JP 4269186 A JP4269186 A JP 4269186A JP H0763080 B2 JPH0763080 B2 JP H0763080B2
Authority
JP
Japan
Prior art keywords
silicon
dielectric substrate
substrate
semiconductor package
package structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61042691A
Other languages
English (en)
Other versions
JPS62199038A (ja
Inventor
広一 井上
保敏 栗原
耕明 八野
守 沢畠
正昭 高橋
隆宣 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP61042691A priority Critical patent/JPH0763080B2/ja
Publication of JPS62199038A publication Critical patent/JPS62199038A/ja
Publication of JPH0763080B2 publication Critical patent/JPH0763080B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板を第１誘電体基板に固定し、該第１
誘電体基板を、外周部に該半導体基板を外部と電気的に
結合するための端子群を配置した第２誘電体基板と機械
的に結合した半導体パツケージ構造体に関する。
〔発明の背景〕
半導体集積回路は近年ますます高密度化、高集積化に拍
車がかかり、LSIチツプは大型化の傾向が著しいと同時
にその発熱密度も増加の一途をたどつている。このよう
な状況に対応するため、LSIチツプを外部回路に接続す
るための半導体パツケージもその構造及び材質に大幅な
改善が要求されている。近年注目を集めている、いわゆ
るピン・グリツド・アレーは上記の情勢に対応して開発
されたものである。
一般的なピン・グリツド・アレーの構成を第２図に示
す。ピン・グリツド・アレーの主要部分は第２図に示す
ように大きく分けて３つの部分から成り立つている。IC
支持部材３はLSIチツプを機械的に支え、しかもLSIチツ
プで発生する熱を効率よく逃がす働きをする。配線用部
材７はLSIチツプへの電力の供給やLSIチツプからの信号
の取りだしを、その内部に形成した導電経路11により行
う。密閉用部材９はLSIチツプを外界から遮蔽するため
の蓋である。これらの３つの部分が一体化したとき全体
で気密の容器を形成する。この容器は外界からLSIチツ
プを遮断し、その性能を外界の状態に関係なく常に維持
する働きをする。
ピン・グリツド・アレーの構成材料に対する要求は上述
の３つの部分によりそれぞれ異なる。IC支持部材３では
熱を効率よく逃がすために高熱伝導率が、シリコン（S
i）との接着の信頼性確保のためSiに近い熱膨張係数
が、また、システムの設計の自由度を確保するためには
電気絶縁性が望まれる。この部分には従来ベリリア（Be
O），アルミナ（Al203），銅−タングステン合金（Cu−
Ｗ）などが使用されてきた。配線用部材７では導電経路
11を高密度に形成する必要があり、高密度多層配線の可
能な材料が要求される。この部分には従来アルミナ（Al
203），ベリリア（BeO）などが使用されてきた。密閉用
部材９では配線用部材７との熱膨張係数の適合性がその
構成材料に要求される性質である。この部分にはコバー
ル（Fe−29Ni−17Co），アルミナなどが使用されてき
た。これらの３つの部分が一体化したとき、パツケージ
全体として信頼性を確保するためにはこれらの３つの部
分の熱膨張係数がお互いに近い値であることが望まし
い。IC支持部材３では既に述べたようにSiと熱膨張係数
が近くないといけないので総ての部分を構成する材料は
Siと熱膨張係数が近い値であることが望ましいというこ
とになる。
ここで、上記各材料の特徴、欠点について述べる。特に
高性能ではない半導体装置のIC支持、配線及び密閉用部
材によく使われる材料はアルミナである。その最大の理
由はアルミナが比較的安価であるということである。し
かしながら、アルミナにはシリコンと熱膨張係数が合わ
ない（6.5×10-6）、そして熱伝導率が小さい（17W/m
K）という欠点がある。これらの欠点のうち特に熱伝導
率について改善し、半導体装置を高性能化する場合には
ベリリアが使用される。ベリリアの熱伝導率は260W/mK
もあるため、IC支持部材３に使用すると、同一のパツケ
ージサイズで大幅に発熱量を大きくすることができる。
しかし、ベリリアは高価であり、シリコンと熱膨張係数
が合わない（7.5×10-6）、さらに有毒であるという大
きな欠点を持つている。LSIとパツケージの外部とを電
気的に絶縁する必要がない場合には、IC支持部材３に銅
とタングステンの合金（Cu−Ｗ）が使われる。よく使わ
れるタングステン20重量％の物を例にとると、熱伝導率
は280W/mKでベリリアとほぼ同じであり充分大きい。し
かしながら、熱膨張係数はベリリアやアルミナ並の7.0
×10-6であり、シリコンと合わない。
〔発明が解決しようとする問題点〕
以上述べたように従来の材料には総ての面で要求性能を
満足出来るものはない。特に、熱伝導率が大きく、高性
能の半導体装置用として使用出来る絶縁材料としてはBe
Oしかなく、有毒であるため代替材料が望まれていた。
このような要求に応える材料として例えば、Y.Kurokaw
a,K.Utsume,H.Takamizawa,“AIN Substrates with High
Thermal conductivity",Proceedings of the Ist IEEE
CHMT Symposium,pp.15−22,Oct.1−3,1984に開示され
ているように窒化アルミニウム（AlN）が開発された。A
lNは熱伝導率が140W/mKとBeOの半分位あり、しかも熱膨
張係数がシリコンに近い3.4〜4.4×10-6であり、さらに
毒性がないという大きな特徴を持つている。しかしなが
ら、現状では多層配線が困難である上に高価であるため
に配線用部材７には使用されない。従つて、配線用部材
７と何等かの方法で接着しなければならない。ところ
が、配線用部材７に通常使われるアルミナ、その他の材
料と熱膨張係数が合わないために特に信頼性の高い接着
方式が必要である。AlNはアルミナ等、酸化物系のセラ
ミツクスに比べで金属に対する接着力が弱いが、比較的
低温（約350℃以下）の温度条件ではチタン−白金−金
膜をAlN表面に形成し、はんだ付けする方法等、信頼性
の高い方式が既に開発されている。しかしながら500℃
程度の高温に耐える接着方式がなかつた。
一方、ピン・グリツド・アレーの構造に関しては、特に
シリコン・チツプ１のワイヤボンデイング性についての
問題を抱えている。第３図に第１図のシリコン・チツプ
１を含むピン・グリツド・アレーの中心部を拡大して示
す。寸法のはシリコン・ウエハのサイズによつて差はあ
るものの、ほぼ0.5〜0.6mmである。これに対して、寸法
ｂ及び寸法ｃはグリーン・シート・プロセス及び配線容
量上の制約から、通常0.5〜0.7mmである。その結果、図
のようにワイヤボンデイングを２列にわたつて行うには
２列目142のボンデイング段差が大きく実用に耐えない
という問題が生ずるのである。勿論、ワイヤボンデイン
グが１列のみであれば問題はないが、ここではIC支持部
材３にAlNを使用する特に高性能なピン・グリツド・ア
レーを扱うので当然ワイヤボンデインは２列でなければ
ならない。
本発明の目的は、半導体基板を第１誘電体基板に固定
し、該第１誘電体基板を、外周部に該半導体基体を外部
と電気的に結合するための端子群を配置した第２誘電体
基板と機械的に結合した半導体パツケージ構造体に於い
て、上記した構成材料及び構造上の欠点を解消した半導
体パツケージ構造体を提供することである。
〔問題点を解決するための手段〕
本発明は、半導体基板を固定した第１誘電体基板を、シ
リコンに近い熱膨張係数を有する少なくとも窒化アルミ
ニウムを含む一つ以上の材料で構成し、該窒化アルミニ
ウムと第１誘電体基板の他の構成材料或いは外周部に該
半導体基板と外部と電気的に結合するための端子群を配
置した第２誘電体基板との高信頼性の接着構造として高
融点の活性金属（銅，アルミニウム，ニツケル及びそれ
等とシリコンとの合金）を用いた点及び、第１誘電体基
板の該半導体基板を接着する領域の厚さを他の部分より
大きくした点に特徴がある。
また、本発明は、シリコンに近い熱膨張係数を有するコ
バールを半導体パッケージの密閉用部材として用いるこ
とが好ましい。
〔実施例〕
本発明の一実施例を第１図に従つて説明する。本実施例
では、第２図に示したような一般的なピン・グリツド・
アレーに於けるIC支持部材３をAlN部材301とタングステ
ン部材302とで構成した。また、配線用部材７として
は、比誘電率が約６と小さく、しかも、熱膨張係数が4.
5〜5.0×10-6と比較的シリコンに近いムライト（3A1203
・2SiO2）を用いた。
ここで、IC支持部材３をAlN部材301とタングステン部材
302とで構成したことにより以下のような特徴が得られ
た。シリコン・チツプ１は外部とAlNにより電気的に
絶縁される。シリコンからムライトに至るまで熱膨張
係数が緩やかに増加し、それぞれの接着部に無理がかか
らない（シリコン:3,AlN:3.4〜4.4,タングステン:4.5,
ムライト:4.5〜5.0×10-6/℃）。AlNのみで構成する
よりもAlNの形状が簡単になり、加工が容易である。A
lNやタングステンの熱伝導率は、はんだよりも大きいの
で、シリコン・チツプ１から空冷フイン５（第２図参
照）までの熱抵抗は、IC支持部材３はAlNのみで構成す
る場合と殆ど変わらず、その差は実験誤差の範囲内であ
つた。
なお、ここでいう熱抵抗とは、シリコン・チツプ１に通
電しシリコン・チツプ１の温度が充分安定したときにお
けるシリコン・チツプ１の表面温度と空冷フイン５の表
面温度との差をシリコン・チツプ１の発生量で除した商
である。
シリコン・チツプ１の厚さ（寸法ａ）は0.5mmである。
また、配線用部材７の段差（寸法ｂ及びｃ）は0.64mmで
ある。したがつて、AlN部材301の厚さを0.46mmとした。
こうすることにより、ワイヤボンデイング時の段差は最
も小さく、0.32mmとなる。配線用部材７の中心部には一
辺10mmの正方形の穴が開けてあり、一辺15mmのIC支持部
材３が接着部材６で接着されている。その中心部7mm角
（シリコン・チツプ１の寸法より1mm大きい）にはシリ
コン・チツプ１の接着のための金のメタライズが施して
ある。さらに、階段状に成形された部分には、内部の導
電路11に接続した金のメタライズによるワイヤボンデイ
ング電極（基板側）13が導電路11に対応した数だけ形成
されている。特に本実施例では、密閉用部材９の材質を
コバール（Fe−29Ni−17Co）とした。コバールは熱膨張
係数が4.5×10-6と、シリコンに近い。従つて、本実施
例ではパツケージの構成材料は総てシリコンと熱膨張係
数が近いもの（最大で差が2.0×10-6）になり、パツケ
ージ内のどの部分でも部材間の熱膨張係数の違いによる
熱疲労は問題にならない。
本発明によるパツケージを得るには、まず内部にタング
ステンによる導電路11を形成した配線用部材７と、厚さ
0.46mm,一辺9mmの、中心部一辺7mmの領域にモリブデン
による金属化を施したAlN部材301と厚さ0.3mm,一辺15mm
のタングステン部材302と、それらを接着するための接
着金属303及び接着部材６として厚さ0.6mmの純アルミニ
ウムの両面に12重量％のシリコンを含有したアルミニウ
ム合金を0.06mmコーテイングしたものを用意する。次
に、これらを組み合わせ、適当な圧力（５〜50MPa）を
加えながら577℃（アルミニウム合金の融点）を越え、6
60℃（アルミニウムの融点）未満の一定温度で真空中又
は非酸化性ガス雰囲気中で30分保持する。その結果、配
線用部材７と、AlN部材301とタングステン部材302が接
着される。ここで、12重量％のシリコンを含有したアル
ミニウム合金は溶融し、蝋剤として作用する。また、厚
さ0.6mmの純アルミニウムは各部材間の接着間隙のばら
つきを吸収する緩衝材として、及び一部はアルミニウム
合金或いはAlN基板或いはムライト基板から供給された
シリコンによつて融点が下がり、溶融することによつて
蝋材として働く。次に、金の無電解めつきを施し、シリ
コン・チツプ１のダイボンデイング部（一辺7mm）及び
ワイヤボンデイング電極（基板側）13を形成する。次に
シリコン・チツプ１の裏面に被着された金膜を加熱によ
り金−シリコン共晶はんだに変化させ、ダイボンド部材
２としてシリコン・チツプ１を接着する。シリコン・チ
ツプ１の表面側にはワイヤボンデイング電極（基板側）
13と同じ数のワイヤボンデイング電極（チツプ側）15が
形成されおり、それらの間を金の細線であるワイヤ14で
接続する。最後に密閉用部材９を金−錫の共晶はんだで
あるキヤツプ接着部材８で配線用部材７に接着し、本発
明によるパツケージを完成する。
この実施例の変形として、IC支持部材３をAlNのみとす
る構成もありうる。この場合は、接着金属303を省略で
きる上にもともとAlNは熱伝導率が大きいため、熱的な
性能は本実施例よりも優れるが、AlNの加工が複雑にな
る欠点がある。また、タングステンの代替材料として
は、モリブデン，タングステンと銅との合金，銅と炭素
の複合体、等の低熱膨張、高熱伝導導電材料の他に、ダ
イヤモンド，炭化珪素，窒化ほう素、等の低熱膨張、高
熱伝導絶縁材料も挙げられる。
また、アルミニウムと同様にセラミツクスに対して活性
な金属である銅及び銅とシリコンの合金をアルミニウム
及びアルミニウム合金の代わりに使用する方法もありう
る。この場合は加熱温度範囲が820℃を越え、1083℃未
満となる。長所は耐熱温度がアルミニウムによる接着よ
りも約250℃高いことである。銅以外にはニツケルが使
える。ニツケルでは銅よりさらに高温になり、加熱温度
範囲が1152℃を越え、1453℃未満となる。銅或いはニツ
ケルを接着金属303として用いた構成では、アルミニウ
ムを用いた構成では不可能な硬蝋付け（作業温度:600〜
900℃）を後工程に採用できることが最も顕著な特徴で
ある。
また、ダイボンド部材２及び密閉用部材９の接着部材８
は本実施例のものである必要はなく、一般的なはんだ材
から適宜選んでよい。ただし、ダイボンド部材２の融点
はキヤツプ接着部材８の作業温度（通常融点より約50℃
高い）よりも高くなければならない。なぜならば密閉用
部材９の接着時にダイボンド部材２が溶けてはいけない
からである。
なお、将来は第４図から第６図に示すような、マルチチ
ツプ・ピン・グリツド・アレーが現われることが予想さ
れる。第４図及び第５図の構造はある程度までの高密度
化には対応可能であるが、さらに密度が高くなると、第
６図に示すように複数個のチツプをまとめて実装する必
要が生じる。このような構造では、シリコンを含めて総
ての構成材料の熱膨張係数が近い値を持つていることが
必須要件となるので、本発明の構造はこれらにも適用さ
せることにより現状よりもさらに有効になる。
〔発明の効果〕
半導体基板を第１誘電体基板に固定し、該第１誘電体基
板を、外周部に該半導体基板を外部と電気的に結合する
ための端子群を配置した第２誘電体基板と機械的に結合
した半導体パツケージ構造体に於いて、第１誘電体基板
がシリコンに近い熱膨張係数を有する少なくとも窒化ア
ルミニウムを含む一つ以上の材料で構成されていること
により、熱抵抗が小さく、しかも、接続部分での熱膨張
係数の差が小さいために信頼性の高いパツケージ構造体
が得られる。
【図面の簡単な説明】
第１図は本発明による実施例を示す拡大断面図、第２図
は本発明が扱うパツケージの一般的構造を示す一部断面
斜視図、第３図は第２図の一部拡大断面図である。第４
図ないし第６図はそれぞれ本発明による他の実施例を示
す説明図である。 １……シリコン・チツプ、２……ダイボンド部材、３…
…IC支持部材、301……AlN部材、302……タングステン
部材、303……接着金属、４……フインの接着部材、５
……空冷フイン、６……接着部材、７……配線用部材、
８……キヤツブ接着部材、９……密閉用部材、10……ピ
ン、11……導電路、13……ワイヤボンデイング電極（基
板側）、14……ワイヤ、141……１列目のワイヤ、142…
…２列目のワイヤ、15……ワイヤボンデイング電極（チ
ツプ側）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沢畠 守 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 高橋 正昭 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 山本 隆宣 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭61−35528（ＪＰ，Ａ) 実開 昭59−131163（ＪＰ，Ｕ)

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】半導体基板を第１誘電体基板に固定し、該
    第１誘電体基板を、外周部に前記半導体基板を外部と電
    気的に結合するための端子群を配置した第２誘電体基板
    と機械的に結合した半導体パッケージ構造体に於いて、
    前記第１誘電体基板がシリコンに近い熱膨張係数を有す
    る窒化アルミニウムを少なくとも含み、前記第２誘電体
    基板がタングステン部材を介して前記第１誘電体基板と
    接着され、前記第２誘電体基板はシリコンに近い熱膨張
    係数を有するムライトであることを特徴とする半導体パ
    ッケージ構造体。
  2. 【請求項２】特許請求の範囲第１項において、前記第１
    誘電体基板の前記半導体基板を接着する領域の厚さを他
    の基板の厚さより大きくしたことを特徴とする半導体パ
    ッケージ構造体。
  3. 【請求項３】特許請求の範囲第１項において、前記第１
    誘電体基板の窒化アルミニウムと前記タングステン部材
    とを、セラミツクスに対して活性な金属であるアルミニ
    ウム，銅或いはニツケルを用いて接着することを特徴と
    する半導体パッケージ構造体。
  4. 【請求項４】特許請求の範囲第１項において、前記第１
    誘電体基板の窒化アルミニウムと前記タングステン部材
    とを、アルミニウム，銅，ニツケルのうちの１つとシリ
    コンとの合金を用いて接着することを特徴とする半導体
    パッケージ構造体。
  5. 【請求項５】特許請求の範囲第１項において、シリコン
    に近い熱膨張係数を有するコバールを半導体パッケージ
    の密閉用部材として用いていることを特徴とする半導体
    パッケージ構造体。
JP61042691A 1986-02-27 1986-02-27 半導体パツケ−ジ構造体 Expired - Lifetime JPH0763080B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61042691A JPH0763080B2 (ja) 1986-02-27 1986-02-27 半導体パツケ−ジ構造体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61042691A JPH0763080B2 (ja) 1986-02-27 1986-02-27 半導体パツケ−ジ構造体

Publications (2)

Publication Number Publication Date
JPS62199038A JPS62199038A (ja) 1987-09-02
JPH0763080B2 true JPH0763080B2 (ja) 1995-07-05

Family

ID=12643064

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61042691A Expired - Lifetime JPH0763080B2 (ja) 1986-02-27 1986-02-27 半導体パツケ−ジ構造体

Country Status (1)

Country Link
JP (1) JPH0763080B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69127927T2 (de) * 1990-05-02 1998-06-04 Mitsubishi Materials Corp Keramisches Substrat verwendet für eine elektrische oder elektronische Schaltung
JPH0424947A (ja) * 1990-05-15 1992-01-28 Mitsubishi Materials Corp 半導体用セラミックスパッケージ
FR2721437B1 (fr) * 1994-06-17 1996-09-27 Xeram N Boîtier hermétique à dissipation thermique améliorée notamment pour l'encapsulation de composants ou circuits électroniques et procédé de fabrication.

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59131163U (ja) * 1983-02-23 1984-09-03 日本特殊陶業株式会社 半導体容器
JPS6135528A (ja) * 1984-07-27 1986-02-20 Nec Corp 半導体装置

Also Published As

Publication number Publication date
JPS62199038A (ja) 1987-09-02

Similar Documents

Publication Publication Date Title
US5792984A (en) Molded aluminum nitride packages
JP2592308B2 (ja) 半導体パッケージ及びそれを用いたコンピュータ
JPS62287649A (ja) 半導体装置
JP3387221B2 (ja) 半導体用高熱伝導性セラミックスパッケージ
JPH0763080B2 (ja) 半導体パツケ−ジ構造体
JPH10270613A (ja) 傾斜機能材料を用いた半導体回路基板
JP2517024B2 (ja) セラミックパッケ―ジとその製造方法
JPS63173348A (ja) 半導体装置
JP3695706B2 (ja) 半導体パッケージ
JPS6334962A (ja) パツケ−ジ構造体
JPS6370545A (ja) 半導体パツケ−ジ
JPS6010633A (ja) 半導体装置
JPH10275879A (ja) 半導体パッケージ
JP2525873B2 (ja) 半導体装置用部品間の接続構造
JPH0547953A (ja) 半導体装置用パツケージ
JPS6293960A (ja) 炭化珪素を用いたパツケ−ジ構造体
JPS6216548A (ja) 半導体パツケ−ジ構造体
JPS62287650A (ja) 炭化珪素を用いたパツケ−ジ構造体
JP2003188295A (ja) 半導体素子収納パッケージ用放熱板及び光通信モジュールパッケージ用放熱板
JPS6286833A (ja) セラミック接合方法及びセラミックパッケージの製法及びセラミックパッケージ
JPS63200555A (ja) 半導体パツケ−ジ構造体
JPH08274225A (ja) 半導体部品
JP3335657B2 (ja) 半導体パッケージ
JPS6348850A (ja) 半導体装置の製造方法
JPH05275581A (ja) セラミックパッケージ