JPH0754829B2 - 集積回路チップ用の入力回路および集積回路チップの入力ピンに多機能性を与えるための方法 - Google Patents

集積回路チップ用の入力回路および集積回路チップの入力ピンに多機能性を与えるための方法

Info

Publication number
JPH0754829B2
JPH0754829B2 JP62237075A JP23707587A JPH0754829B2 JP H0754829 B2 JPH0754829 B2 JP H0754829B2 JP 62237075 A JP62237075 A JP 62237075A JP 23707587 A JP23707587 A JP 23707587A JP H0754829 B2 JPH0754829 B2 JP H0754829B2
Authority
JP
Japan
Prior art keywords
input
circuit
chip
signal
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62237075A
Other languages
English (en)
Other versions
JPS6394658A (ja
Inventor
バリー・エス・コーネル
エム・クリフォード・ビガーズ
Original Assignee
アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド filed Critical アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド
Publication of JPS6394658A publication Critical patent/JPS6394658A/ja
Publication of JPH0754829B2 publication Critical patent/JPH0754829B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1731—Optimisation thereof
    • H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
    • H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Credit Cards Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Microcomputers (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 発明の背景 発明の分野 この発明は一般に集積回路デバイスに関するものであ
り、特にユーザプログラム可能な単一の多機能な集積回
路入力機構に関するものである。
関連技術の説明 集積回路（IC）の小型化は、超大規模集積（VLSI）技術
では、表面区域が典型的には0.3ないし0.5平方インチで
ある集積チップ上に百万個を超えるデバイスがあるとい
う段階まで進んでいる。
ICレベルでの機能密度および能力が劇的に増加する一方
で、IC使用の柔軟性に関する１つの制限がチップキャリ
アパッケージで利用可能な入力および出力ピンの数をそ
のままにしている。回路設計者はキャリアパッケージの
設計に基づいて利用可能となるであろう入力制御信号お
よび出力信号の数によりデバイスが実施し得る機能に関
し制限される。いくつかのプログラム可能リードオンリ
メモリ（PROM）ICに対する典型的なデュアルインライン
パッケージ入力／出力要件の具体例は第１図に示されて
いる。
１つの解決はより多くのピンとともにパッケージを使用
することである。第２図に示されるようなピン格子配列
パッケージはより高い入力／出力能力を提供する。しか
しながら、この解決は小型器およびチップからチップへ
の相互接続の距離およびピンからソケットへの整列の困
難のような問題を犠牲にしている。
また別な解決は製造工程の修正を介して多種の入力機能
性を実現するための選択をユーザに提供することであっ
た。典型的には、別々のメタライゼーションマスクが完
成された集積回路の相互接続パターンを変えるために用
いられる。もちろん、これはあとでは変更できない製造
期間中のカスタム化である。
簡単な「プログラム可能性」の解決は特定のピンに対し
「二者択一の」選択をユーザに提供することであった。
たとえば、現在の譲受人、カリフォルニア州サニーベイ
ルのアドバンスト・マイクロ・ディバイシズ・インコー
パレーテッド（Advanced Micro Devices,Inc.）によ
り製造される第１図のデバイスはプログラム可能出力可
能化ピンおよび／またはプログラム可能レジスタ初期設
定ピンを有し得る。これらピンのプログラムされない状
態は非同期式動作である。それらが使用されるシステム
が必要とするならば、いずれかの機能がアーキテクチャ
に適したワードをプログラムすることにより動作の同期
式モードに変えられてもよい。たとえば、初期設定機能
はデバイスを同期式動作に変えるために出力データレジ
スタへロードされるプログラム可能ワードを使用する。
これは手近にある問題に対する非常に限られた、狭い用
途の解決である。
それゆえ、ICパッケージの利用可能なピンの柔軟性を増
す必要がある。
発明の概要 この発明の目的は多種の機能に集積回路の単一入力をプ
ログラムするための機構を提供することである。
この発明にまた別な目的は集積回路入力ピンにユーザプ
ログラム可能回路を提供することである。
この発明のまた別な目的は各入力端子にプログラム可能
性機構を提供することにより定数の入力端子を有する集
積回路デバイスの柔軟性を増すことである。
広い見地から、この発明は複数個の入力回路を有し多種
の出力信号を与えるためのプログラム可能入力回路およ
び前記複数個の入力回路のうち１個を選択するための手
段を含む。
この発明の他の目的、特徴および利点は次の詳細な説明
および同一の参照番号が図のいたるとろころで同一特徴
を表わす添付の図面を考慮すると明らかになるであろ
う。
この説明に参照されている図面は特に示される場合を除
いて同一比では描かれていないものとして理解されるべ
きである。さらに、図面はこの発明に従って製造される
集積回路の一部のみを例示することが意図されている。
発明の詳細な説明 この発明を実施するために発明者により目下熟考されて
いる最良のモードを例示するこの発明の特定の実施例に
対し詳細に参照がなされる。代替の実施例はまた適用可
能なように簡略に説明される。
第３図を参照すると、この発明が一般化した論理ブロッ
ク図の形式で示されている。チップ入力ピン４は相互接
続ライン６を介し複数個の機能論理回路ブロック＃１な
いし＃Ｎの各々のうち１個の入力端子へ結合される。各
ブロック＃１ないし＃Ｎ（第３図では16、18…Ｎとも印
されている）は出力端子で出力信号を発生する回路であ
る。出力信号はそれぞれの出力相互接続ライン＃１′な
いし＃Ｎ′を介し同一集積回路チップ上の別な回路（示
されていない）へ伝送される。
言い換えると、前記ブロック16、18…Ｎのうちの１個か
らの特定の信号はプログラム可能リードオンメモリ（PR
OM回路）またはプログラム可能論理配列（PLA）回路の
ようなチップの主機能セクションへ伝送される。
入力ピン４で供給される信号は相互接続ライン＃１′な
いし＃Ｎ′を介する前記チップ回路へ前記出力信号を発
生するためにブロック＃１ないし＃Ｎの動作を初期設定
するためにユーザにより供給される「可能化型」信号か
ら形成されるであろう。
論理ブロック＃１ないし＃Ｎのうちどれが作動可能であ
るかを決定するために、各ブロックは他のいずれのブロ
ックにも優ってそのブロック＃１ないし＃Ｎを有効に
「選択する」であろう信号レベルを受信するための第２
の入力端子を有する。
この実施例では、可能化型信号が入力ピン４に、これゆ
えブロック＃１ないし＃Ｎの第１の入力端子に与えられ
るとき、ブロック＃１ないし＃Ｎの出力信号のうちただ
１つがそれぞれ出力ライン＃１′ないし＃Ｎ′で実際に
発生されるように入力ピンが「プログラム」される。
そのような選択可能論理ブロック＃１ないし＃Ｎに結合
される各入力ピン４の前記プログラム動作を実施するた
めに、オンチップ回路８がブロック＃１ないし＃Ｎのど
れが前記選択信号を受信するかを選択するための手段を
プログラムするために設けられる。
第３図および第４図に示される実施例では、プログラミ
ング回路８はオンチップヒューズF1ないしFnを切断する
ために使用され、それの状態はブロック＃１ないし＃Ｎ
のどれが選択信号レベルを受信するかを決定するであろ
う。このプログラミング回路８はICをオンまたはオフに
し得る。（同一のプログラミング回路８はまたPROMまた
はPLAのようなチップの他のプログラム可能セクション
をプログラムするのに役立ち得る。そのようなプログラ
ム動作を実施するためのそのような回路および商業用の
デバイスは当該技術分野では公知であり、それゆえここ
では詳細な説明が提示されないことに注目されたい。）
当業者により認められるであろうように、このヒューズ
はまたこの目的に適合されるレーザのような他の手段に
より選択的に切断され得る。
この実施例では、各ヒューズF1ないしFnは回路接地のよ
うな基準電位レベルと相互接続ライン12−１ないし12−
ｎを介する、デコーダ回路10の個別入力端子DI1ないしD
INとの間の結合である。デコーダ10はデコーダ入力DI1
ないしDINでの信号レベルに基づいてヒューズF1ないしF
nの状態を効果的に読出す真理値表のハードウェア実現
例である。
各デコーダ出力端子DO1ないしDONは相互接続ライン14−
１ないし14−ｎを介しそれぞれ前記ブロック＃１ないし
＃Ｎの前記第２の入力端子へ直接結合される。それゆ
え、一度プログラムされると、たとえばそれぞれのデコ
ーダの１つの入力を基準電位に結合するために適当なヒ
ューズF1ないしFnが一度切断されると、デコーダ10を介
し前記基準電位に結合されるそれぞれのブロックFXは前
記第２の入力で能動入力信号を有しかつ「選択された」
状態になるであろう。この具体例では、「選択された」
ブロックは、さらには選択されたブロックのみが、ピン
４での適当な入力信号によりいつ可能化されようともそ
の出力信号を発生する準備ができているであろう。
この態様で、すなわち適当なヒューズを飛ばすことによ
り、ユーザは所望の利用可能なブロック＃１ないし＃Ｎ
がチップへの出力信号を発生するように入力ピン４をプ
ログラムする。
より高いオーダのプログラムの可能性を提供するため
に、ヒューズは論理制御可能パスゲートのようなプログ
ラム可能論理要素により置換され得ることに特に注目さ
れたい。言い換えると、中央処理装置（CPU）等によっ
て動作の間ディジタル式に制御され得る再プログラム可
能なまたは可変的にプログラム可能な具体例が構成され
得ることが熟考されている。そのような要素の構造およ
び動作は当該技術分野では公知であり、それゆえこの発
明の理解には詳細な説明は必要ではない。
この発明の詳細な論理ゲート回路機構が第４図に示され
ている。この発明を説明するために、２個のヒューズを
必要とする、４個の可能な状態のプログラム可能性を有
する、具体的な実施例が説明される。より複雑な入力要
件に対しては、ヒューズの数は2nであり、ｎは可能な状
態の数である。
登録されたメモリ型集積回路に共通である入力信号の型
の一例として、この実施例は同期式または非同期式入力
機能性での可能化信号および初期設定信号、すなわち４
個の可能な状態のための入力ピンをプログラムするため
に２個のアーキテクチャヒューズを使用することに関し
説明される。可能化信号はワード拡張機能を提供するの
に望ましく、初期設定信号はパワーアップまたはリセッ
ト動作の間望ましいであろう。２ビットアーキテクチャ
プログラミングを記載している真理値表が第５図に示さ
れている。
第４図に示されるように、この発明の回路実現化例は共
通の論理ゲートおよびフリップフロップレジスタを含
む。それゆえ、当業者には明らかになるであろうよう
に、この発明はたとえばバイポーラ、MOS、BiMOS、GaAs
などのようないずれの半導体技術においても実現され得
る。
第４図を参照すると、プログラミング回路８はアーキテ
クチャヒューズF1′およびF2′の状態を設定することに
より入力ピン４を予めプログラムするために使用され
る。その後、デコーダ10はデコーダ出力DI1ないしDI4の
うちの１個上でただ１個だけの可能化信号を与えるであ
ろう。言い換えると、デコーダは真理値表実現として作
用し、ヒューズF1′、F2′の状態に基づいて論理ブロッ
ク16、18、20、22のうちのどれが可能化されるべきかを
選択する。ヒューズF3′はデータレジスタの初期設定ス
テートを制御するためのデータヒューズである。
たとえば、第４図の論理に基づきかつ第５図の真理値表
に示されるように、２個のアーキテクチャヒューズF1、
F2はそのままで、デコーダ10の１個のANDゲートG3だけ
が活動状態になるので可能化機能および初期設定機能の
双方が非同期式に動作するであろう。このように、デコ
ーダ出力ラインDI3だけが４個の論理ブロック16、18、2
0、22のうちの１個に入力を与えるための能動信号を有
し、この場合選択された論理ブロックは入力ピン４から
直接それの他の入力を得る（そのように選択されれば論
理ブロック16、18、20、22の各々がそうであるように）
非同期式可能化論理ブロック20である。入力状態に基づ
いてディジタル信号レベルを発生するための論理ブロッ
クは普通の論理ゲート実現化例でありかつ当該技術分野
では公知であり、ここでは詳細な説明は提供されない。
このように、選択されたヒューズのみを切断することに
より、ユーザはローすなわち「０」がピン４に置かれる
と入力論理回路/INIT16、/INITs18、/ENABLE20、/ENABL
Es22のうちの１つだけを選択するように入力ピン４をプ
ログラムし得る。事実上、デコーダ出力は論理ブロック
16、18、20、22のうちどれが活性化されているかを知ら
せる。
当業者により認められるであろうように、そのようなプ
ログラム可能性がなければ、利用可能なそのような信号
をすべて有する可能性を提供するために４個の入力が必
要とされるであろう。
さらに、ゲートの小型化設計を用いると、第４図に示さ
れるような実施例は第６図に示されるように寸法が減じ
られ得る。
この発明の好ましい実施例の前の説明は例示および説明
のために提示されてきた。余すところないことまたは開
示された厳密な形式にこの発明を制限することは意図さ
れていない。明らかに、当業者には多くの修正および変
化が明らかになるであろう。他のMOSまたはバイポーラ
方法を用いたような他の技術でこの発明が実施されるか
もしれないことがあり得る。この発明の範囲は前掲の特
許請求の範囲およびその同等物により限定され得る。
【図面の簡単な説明】
第１図（先行技術）はデュアルインライン型ICキャリア
パッケージのための典型的なピン配置の描写である。 第２図（先行技術）は格子配列型ICキャリアパッケージ
のための典型的なピン配置の描写である。 第３図はこの発明の好ましい実施例のシステムアーキテ
クチャの一般的な論理ブロック図の概略図である。 第４図は第３図に示されるようなこの発明の具体的な実
現化例の概略回路論理図である。 第５図は第４図の実施例の動作モードのための真理値表
である。 第６図はゲートの小型化に関する第４図の具体的な実現
化例の代替の実施例である。 図において、４はチップ入力ピン、６は相互接続ライ
ン、８はプログラミング回路、10はデコーダ、16、18、
20および22は論理ブロックである。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】集積回路チップ用の入力回路であって、 （ａ） 各々が、（ｉ）前記チップ上の機能回路へ接続
    されて２進信号出力をその機能回路へ与える出力と、
    （ii）共通回路用入力端子へ結合される第１の入力端子
    と、（iii）第２の入力端子とを含む、複数個（Ｎ個）
    のデジタル論理回路、ならびに （ｂ） 前記デジタル論理回路の前記第２の入力へ接続
    される出力を有し、かつ入力を有する、デコーダ手段を
    備え、 前記デコーダ手段はＮ個のうち１個のタイプのデコーダ
    であり、かつ 前記デコーダ手段への前記入力のそれぞれのものへ接続
    されるプログラム可能手段は、導通するかまたは永久に
    非導通かのいずれかになるように永久にプリプログラム
    可能であり、選択された入力信号を前記デコーダ手段へ
    与えて、前記デジタル論理回路のどれが選択されて前記
    機能回路に対する前記回路入力と前記出力との間で作動
    するのかを示すことを特徴とする、集積回路チップ用の
    入力回路。
  2. 【請求項２】前記プログラム可能手段はその導通または
    非導通状態で前記デコーダ手段をプログラムするヒュー
    ズを含むことを特徴とする、特許請求の範囲第１項記載
    の入力回路。
  3. 【請求項３】ｎ個のヒューズとＮ個の論理回路とが設け
    られ、Ｎ＝2nであることを特徴とする、特許請求の範囲
    第２項記載の入力回路。
  4. 【請求項４】前記ｎ個のヒューズが基準電位と前記デコ
    ーダ手段との間に結合されることを特徴とする、特許請
    求の範囲第３項に記載の入力回路。
  5. 【請求項５】選択可能な信号を集積回路チップ上の機能
    回路へ供給することによって前記チップの入力ピンへ多
    機能性を与える方法であって、 デジタル可能化信号として前記入力ピンから第１の論理
    信号を複数のデジタル論理回路へ供給し、選択信号とし
    て第２の論理信号を前記複数のデジタル論理回路の各々
    へ供給し、それにより前記複数のデジタル論理回路のう
    ちの１つのみが選択されて前記選択可能な信号を前記機
    能回路へ与えるステップを備え、 前記第２の論理信号がオンチップ回路を永久的にプリプ
    ログラムするステップによって決定されることを特徴と
    する、方法。
JP62237075A 1986-09-23 1987-09-21 集積回路チップ用の入力回路および集積回路チップの入力ピンに多機能性を与えるための方法 Expired - Lifetime JPH0754829B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US910595 1986-09-23
US06/910,595 US4721868A (en) 1986-09-23 1986-09-23 IC input circuitry programmable for realizing multiple functions from a single input

Publications (2)

Publication Number Publication Date
JPS6394658A JPS6394658A (ja) 1988-04-25
JPH0754829B2 true JPH0754829B2 (ja) 1995-06-07

Family

ID=25429034

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62237075A Expired - Lifetime JPH0754829B2 (ja) 1986-09-23 1987-09-21 集積回路チップ用の入力回路および集積回路チップの入力ピンに多機能性を与えるための方法

Country Status (5)

Country Link
US (1) US4721868A (ja)
EP (1) EP0261859B1 (ja)
JP (1) JPH0754829B2 (ja)
AT (1) ATE86416T1 (ja)
DE (1) DE3784422T2 (ja)

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4772811A (en) * 1986-07-04 1988-09-20 Ricoh Company, Ltd. Programmable logic device
US5367208A (en) 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
US4831573A (en) * 1987-03-06 1989-05-16 Altera Corporation Programmable integrated circuit micro-sequencer device
JP2603206B2 (ja) * 1987-03-16 1997-04-23 シーメンス、アクチエンゲゼルシヤフト 多段集積デコーダ装置
JPH01116690A (ja) * 1987-10-30 1989-05-09 Fujitsu Ltd 論理演算回路
KR910003593B1 (ko) * 1987-12-30 1991-06-07 삼성전자 주식회사 고집적도 메모리용 모드 선택회로
JP2547436B2 (ja) * 1988-04-11 1996-10-23 富士通株式会社 Ｐｌａ制御方式
US4991085A (en) * 1988-04-13 1991-02-05 Chips And Technologies, Inc. Personal computer bus interface chip with multi-function address relocation pins
US4885481A (en) * 1988-06-17 1989-12-05 Honeywell Inc. Configurable memory address decoder for integrated memory circuits with auxiliary memory locations
US4987325A (en) * 1988-07-13 1991-01-22 Samsung Electronics Co., Ltd. Mode selecting circuit for semiconductor memory device
JPH0233644A (ja) * 1988-07-15 1990-02-02 Ncr Corp フレキシブル基板を用いた固有コードの設定方法及び装置
US4940909A (en) * 1989-05-12 1990-07-10 Plus Logic, Inc. Configuration control circuit for programmable logic devices
US5023483A (en) * 1989-06-27 1991-06-11 Chips And Technologies, Incorporated Apparatus and method for decoding four states with one pin
JPH0756749B2 (ja) * 1989-09-29 1995-06-14 株式会社東芝 機能選択回路
US5179713A (en) * 1989-11-13 1993-01-12 Chips And Technologies, Inc. Apparatus for allowing external control of local bus read using zero wait stats input of combined I/O and DRAM controller
US5023590A (en) * 1989-12-06 1991-06-11 Loral Aerospace Corp. 17-bit cascadable comparator using generic array logic
US5028821A (en) * 1990-03-01 1991-07-02 Plus Logic, Inc. Programmable logic device with programmable inverters at input/output pads
US5614756A (en) * 1990-04-12 1997-03-25 Actel Corporation Metal-to-metal antifuse with conductive
US5780323A (en) * 1990-04-12 1998-07-14 Actel Corporation Fabrication method for metal-to-metal antifuses incorporating a tungsten via plug
US5087839A (en) * 1990-10-05 1992-02-11 Unisys Corporation Method of providing flexibility and alterability in VLSI gate array chips
US5099149A (en) * 1990-12-19 1992-03-24 At&T Bell Laboratories Programmable integrated circuit
US5166556A (en) * 1991-01-22 1992-11-24 Myson Technology, Inc. Programmable antifuse structure, process, logic cell and architecture for programmable integrated circuits
KR930009704B1 (ko) * 1991-09-07 1993-10-08 재단법인 한국전자통신연구소 칩선택 단자쌍(chip select pair)을 구비한 반도체장치
WO1994008356A1 (en) * 1992-10-02 1994-04-14 Seiko Epson Corporation Semiconductor memory device
US5563821A (en) * 1992-10-02 1996-10-08 Seiko Epson Corporation Semiconductor memory device having a program circuit for selecting device type
US5317211A (en) * 1993-03-05 1994-05-31 Motorola, Inc. Programmable pin for use in programmable logic devices
US5477166A (en) * 1993-04-22 1995-12-19 Benchmarq Microelectronics Programmable output device with integrated circuit
US5485031A (en) * 1993-11-22 1996-01-16 Actel Corporation Antifuse structure suitable for VLSI application
JPH07182859A (ja) * 1993-12-21 1995-07-21 Toshiba Corp 半導体集積回路装置
US5917229A (en) * 1994-02-08 1999-06-29 Prolinx Labs Corporation Programmable/reprogrammable printed circuit board using fuse and/or antifuse as interconnect
US5834824A (en) * 1994-02-08 1998-11-10 Prolinx Labs Corporation Use of conductive particles in a nonconductive body as an integrated circuit antifuse
US5813881A (en) * 1994-02-08 1998-09-29 Prolinx Labs Corporation Programmable cable and cable adapter using fuses and antifuses
US5808351A (en) * 1994-02-08 1998-09-15 Prolinx Labs Corporation Programmable/reprogramable structure using fuses and antifuses
US5726482A (en) * 1994-02-08 1998-03-10 Prolinx Labs Corporation Device-under-test card for a burn-in board
US5572409A (en) * 1994-02-08 1996-11-05 Prolinx Labs Corporation Apparatus including a programmable socket adapter for coupling an electronic component to a component socket on a printed circuit board
US5537108A (en) * 1994-02-08 1996-07-16 Prolinx Labs Corporation Method and structure for programming fuses
US5962815A (en) * 1995-01-18 1999-10-05 Prolinx Labs Corporation Antifuse interconnect between two conducting layers of a printed circuit board
US5563528A (en) * 1995-05-02 1996-10-08 Xilinx, Inc. Multiplexer for programmable logic device
US5625301A (en) * 1995-05-18 1997-04-29 Actel Corporation Flexible FPGA input/output architecture
US5723984A (en) * 1996-06-07 1998-03-03 Advanced Micro Devices, Inc. Field programmable gate array (FPGA) with interconnect encoding
EP0830735B1 (en) * 1995-06-09 2000-11-08 Advanced Micro Devices, Inc. Field programmable gate array (fpga) with interconnect encoding
US5906042A (en) * 1995-10-04 1999-05-25 Prolinx Labs Corporation Method and structure to interconnect traces of two conductive layers in a printed circuit board
US5767575A (en) * 1995-10-17 1998-06-16 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US5872338A (en) * 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US5959466A (en) 1997-01-31 1999-09-28 Actel Corporation Field programmable gate array with mask programmed input and output buffers
US6150837A (en) * 1997-02-28 2000-11-21 Actel Corporation Enhanced field programmable gate array
US6034427A (en) * 1998-01-28 2000-03-07 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US6127851A (en) * 1999-01-26 2000-10-03 International Business Machines Corporation Circuit and method for differentiating multiple modules
US6275063B1 (en) * 1999-08-24 2001-08-14 Micron Technology, Inc. Method and apparatus for limited reprogrammability of fuse options using one-time programmable elements
DE19959405B4 (de) * 1999-12-09 2005-12-22 Rohde & Schwarz Gmbh & Co. Kg Umkonfigurierbare Geräteschnittstelle
US6466505B1 (en) 2001-05-02 2002-10-15 Cypress Semiconductor Corp. Flexible input structure for an embedded memory
JP4851755B2 (ja) * 2005-09-07 2012-01-11 ルネサスエレクトロニクス株式会社 半導体装置
US7626845B2 (en) * 2006-12-13 2009-12-01 Agere Systems Inc. Voltage programming switch for one-time-programmable (OTP) memories
DE102007005631A1 (de) * 2007-02-05 2008-08-07 Webasto Ag Heizgerät und Verfahren zu dessen Betrieb
US7512028B2 (en) * 2007-04-17 2009-03-31 Agere Systems Inc. Integrated circuit feature definition using one-time-programmable (OTP) memory
US7920431B2 (en) 2008-06-02 2011-04-05 Micron Technology, Inc. Asynchronous/synchronous interface
SG10201500298PA (en) * 2010-01-15 2015-03-30 Gilead Sciences Inc Inhibitors of flaviviridae viruses
FR2978312A1 (fr) 2011-07-22 2013-01-25 St Microelectronics Rousset Circuit integre bi-fonction
US8502555B1 (en) * 2012-06-28 2013-08-06 Xilinx, Inc. Method of and circuit for preventing the alteration of a stored data value

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54113278A (en) * 1978-02-24 1979-09-04 Hitachi Ltd Selective wiring in lsi
JPS5754430A (ja) * 1980-09-17 1982-03-31 Nec Corp Shusekikairo
JPS6053043A (ja) * 1983-09-02 1985-03-26 Toshiba Corp 半導体集積回路装置
JPS61135137A (ja) * 1984-12-05 1986-06-23 Nec Corp 集積回路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS588588B2 (ja) * 1975-05-28 1983-02-16 株式会社日立製作所 半導体集積回路
US4207556A (en) * 1976-12-14 1980-06-10 Nippon Telegraph And Telephone Public Corporation Programmable logic array arrangement
US4240094A (en) * 1978-03-20 1980-12-16 Harris Corporation Laser-configured logic array
US4286173A (en) * 1978-03-27 1981-08-25 Hitachi, Ltd. Logical circuit having bypass circuit
JPS56152329A (en) * 1980-04-23 1981-11-25 Mitsubishi Electric Corp Constant setting circuit for integrated logical operation circuit
US4409683A (en) * 1981-11-18 1983-10-11 Burroughs Corporation Programmable multiplexer
US4486880A (en) * 1982-12-09 1984-12-04 Motorola, Inc. Output multiplexer having one gate delay
JPS59122234A (ja) * 1982-12-28 1984-07-14 Mitsubishi Electric Corp Ｌｓｉ装置
JPS6030215A (ja) * 1983-07-28 1985-02-15 Toshiba Corp Ｃｍｏｓ論理回路
JPS6055458A (ja) * 1983-09-05 1985-03-30 Matsushita Electric Ind Co Ltd Ｃｍｏｓトランジスタ回路
JPS6072318A (ja) * 1983-09-28 1985-04-24 Nec Corp 論理ｌｓｉ
US4600846A (en) * 1983-10-06 1986-07-15 Sanders Associates, Inc. Universal logic circuit modules

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54113278A (en) * 1978-02-24 1979-09-04 Hitachi Ltd Selective wiring in lsi
JPS5754430A (ja) * 1980-09-17 1982-03-31 Nec Corp Shusekikairo
JPS6053043A (ja) * 1983-09-02 1985-03-26 Toshiba Corp 半導体集積回路装置
JPS61135137A (ja) * 1984-12-05 1986-06-23 Nec Corp 集積回路

Also Published As

Publication number Publication date
ATE86416T1 (de) 1993-03-15
DE3784422D1 (de) 1993-04-08
EP0261859A2 (en) 1988-03-30
DE3784422T2 (de) 1993-08-05
US4721868A (en) 1988-01-26
EP0261859A3 (en) 1989-04-19
EP0261859B1 (en) 1993-03-03
JPS6394658A (ja) 1988-04-25

Similar Documents

Publication Publication Date Title
JPH0754829B2 (ja) 集積回路チップ用の入力回路および集積回路チップの入力ピンに多機能性を与えるための方法
US8472232B2 (en) Self-identifying stacked die semiconductor components
US6496033B2 (en) Universal logic chip
US6515505B1 (en) Functionality change by bond optioning decoding
JP3392062B2 (ja) 集積回路
US6188241B1 (en) Microcontroller having a block of logic configurable to perform a selected logic function and to produce output signals coupled to corresponding I/O pads according to a predefined hardware interface
JP2614169B2 (ja) プログラム可能アレイ論理装置およびプログラム可能論理装置
US5115191A (en) Testing integrated circuit capable of easily performing parametric test on high pin count semiconductor device
KR20000065061A (ko) 강화된 전계 프로그램가능 게이트 어레이
JP2003264240A (ja) 集積回路、半導体装置及びデータプロセシングシステム
JPH07226098A (ja) プログラム可能バッファ
US4458163A (en) Programmable architecture logic
US6294925B1 (en) Programmable logic device
JPH0845281A (ja) Ｅｅｐｒｏｍプログラミング回路
US6297666B1 (en) Fully programmable and configurable application specific integrated circuit
US4760249A (en) Logic array having multiple optical logic inputs
US7131033B1 (en) Substrate configurable JTAG ID scheme
US6963989B1 (en) Method and apparatus for adjusting data hold timing of an output circuit
US7417455B2 (en) Programmable function generator and method operating as combinational, sequential and routing cells
US5222043A (en) Circuit configuration for identification of integrated semiconductor circuitries
US6438013B2 (en) Semiconductor integrated circuit and method for adjusting characteristics of the same
JP3022584B2 (ja) 集積半導体回路の識別のための回路装置
Freeman XC3000 family of user-programmable gate arrays
JP3100609B2 (ja) 集積半導体回路の識別のための回路装置
Cho et al. A New Field Programmable Gate Array: Architecture and Implementation

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080607

Year of fee payment: 13