JPS6053043A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6053043A JPS6053043A JP58161517A JP16151783A JPS6053043A JP S6053043 A JPS6053043 A JP S6053043A JP 58161517 A JP58161517 A JP 58161517A JP 16151783 A JP16151783 A JP 16151783A JP S6053043 A JPS6053043 A JP S6053043A
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- Japan
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- evaluation
- circuit
- semiconductor integrated
- integrated circuit
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路の評価結果を記録する半導体集
積回路装置に関するもので、特にゲートアレイ、メモリ
、ＣＰＵ等の大規模デジタル集秋回路装置に使用される
ものである。
積回路装置に関するもので、特にゲートアレイ、メモリ
、ＣＰＵ等の大規模デジタル集秋回路装置に使用される
ものである。
〔発明の技術的背景およびその問題点〕従来、半導体集
積回路の評価結果の記録方法としては、■人間が評価結
果を分類、整胛し、その結果をＩＣパッケージに記入す
る方法、■１１キに工Ｃ機能がｆｉ雑な場合は、結果を
’ｆ、Ｃノ：ツケージ以外の記碌紙に記入する方法など
がある。他方、上記の如く記録された評価結果は、人間
が記録された評（ｉ１ｉ項目を判断して利用するのみで
ある。
積回路の評価結果の記録方法としては、■人間が評価結
果を分類、整胛し、その結果をＩＣパッケージに記入す
る方法、■１１キに工Ｃ機能がｆｉ雑な場合は、結果を
’ｆ、Ｃノ：ツケージ以外の記碌紙に記入する方法など
がある。他方、上記の如く記録された評価結果は、人間
が記録された評（ｉ１ｉ項目を判断して利用するのみで
ある。
しかしながら 最近の半導体集積回路装置の多品イ２１
遍、多機能化に伴い、上記の如き従来技術によると５・
ト価結果の正確な記録、効果的な利用が困す°１（にな
ってきている。なぜなら、半導体試験装置よりイ１）ら
れる２Ｉｎ、 ｈの評価結果に関する脩弗（処理機能、
動作速度、電気的特性）は膨大なものとなっており、こ
れら情報の効果的な利用は、特に下記の諸点において困
矩になっているためである。
遍、多機能化に伴い、上記の如き従来技術によると５・
ト価結果の正確な記録、効果的な利用が困す°１（にな
ってきている。なぜなら、半導体試験装置よりイ１）ら
れる２Ｉｎ、 ｈの評価結果に関する脩弗（処理機能、
動作速度、電気的特性）は膨大なものとなっており、こ
れら情報の効果的な利用は、特に下記の諸点において困
矩になっているためである。
第１は、半導体試験装置からの評価結果に関する情報は
多岐にわたり、事実上半導体年債回路を効果的に分類す
ることが困難になっているプこめである。第２は、評価
結果に関する情報の’Ｊｆ＋′ｉ６よび複雑さに起因し
て評価結果の記入ミス、分類ミスが生じることである。
多岐にわたり、事実上半導体年債回路を効果的に分類す
ることが困難になっているプこめである。第２は、評価
結果に関する情報の’Ｊｆ＋′ｉ６よび複雑さに起因し
て評価結果の記入ミス、分類ミスが生じることである。
第３は、半導体集積回路装置を実装したシステム自身が
この評価結果に関するデータを直接に利用できないこと
である。
この評価結果に関するデータを直接に利用できないこと
である。
不発明は上記の従来技術の欠点を克服するためになされ
たもので、−評価結果に関する□’ｌｉ’ｉ報を正確か
つ十分に記録することができ、かつ効果的に利用するこ
とのできる半導体４卜積回路装置を提供することを目的
とする。
たもので、−評価結果に関する□’ｌｉ’ｉ報を正確か
つ十分に記録することができ、かつ効果的に利用するこ
とのできる半導体４卜積回路装置を提供することを目的
とする。
上記の目的を実現するため本発明は、所定の機能な有す
る通常椋ｔ、：８回路と、この通常機能回路の評価結果
を記憶する不揮発性の評価結果メモリを設けた半導体集
積回路装置、およびこれに評価モーＦと通常機能モード
を切換えるモード切換回路を設けた半導体集積回路装「
を提供するものである０ 〔発明の実施例〕 以下、添付図面を参照して本発明の一実施例を説明する
。第１図は同実施例のプロ、ツク図である。
る通常椋ｔ、：８回路と、この通常機能回路の評価結果
を記憶する不揮発性の評価結果メモリを設けた半導体集
積回路装置、およびこれに評価モーＦと通常機能モード
を切換えるモード切換回路を設けた半導体集積回路装「
を提供するものである０ 〔発明の実施例〕 以下、添付図面を参照して本発明の一実施例を説明する
。第１図は同実施例のプロ、ツク図である。
半導体集積回路装置／は装置本来の機能を有する通常機
能回路λを筆しており、入出力ビン３ａ。
能回路λを筆しており、入出力ビン３ａ。
３ｂ、４’ａ、４？ｂを介して外部回路とデータの授受
がなされる。甘た、通常機能回路−の評価結果（処理機
能、動作速度、電気的特性など）に関するデータは不押
発性の評価結果メモリ！に記憶され、記憶データは入出
力ビン、４ａ、、ｇｂを介して￥′ＶＩ：み出される。
がなされる。甘た、通常機能回路−の評価結果（処理機
能、動作速度、電気的特性など）に関するデータは不押
発性の評価結果メモリ！に記憶され、記憶データは入出
力ビン、４ａ、、ｇｂを介して￥′ＶＩ：み出される。
モード切換回路７ ａ 、 ７−ｂはモード切換ビンと
によって動作し、通常機能モード（通常機能回路−が本
来の（ひ能で動作するときのモード）が指定されたとき
は、入出力ビン≠ａ 、 ｌＬＬ’ｂをそれぞれ入出力
ビン？ａ、９ｂに接続し、評価モード（評価結果に関す
るデータを書き込んだり読み出したりするときのモード
）が指定されたとキハ、入出力ビン＆ａ、４’ｂをそれ
ぞれ入出力ビンタａ、りｂに接続する。なお、書込制御
線１０は書込制御信号を評価結果メモＩＪ 、ｊに加え
て、評価結果に関するデータを記憶させるためのもので
ある・ 次に、第１図に示す実施例の動作を説明する。
によって動作し、通常機能モード（通常機能回路−が本
来の（ひ能で動作するときのモード）が指定されたとき
は、入出力ビン≠ａ 、 ｌＬＬ’ｂをそれぞれ入出力
ビン？ａ、９ｂに接続し、評価モード（評価結果に関す
るデータを書き込んだり読み出したりするときのモード
）が指定されたとキハ、入出力ビン＆ａ、４’ｂをそれ
ぞれ入出力ビンタａ、りｂに接続する。なお、書込制御
線１０は書込制御信号を評価結果メモＩＪ 、ｊに加え
て、評価結果に関するデータを記憶させるためのもので
ある・ 次に、第１図に示す実施例の動作を説明する。
モード切換ビンｇから通常機能モードが指定されると、
モード切換回路７ａ、７ｂはそれぞれ入出カビングａ、
≠ｂを選択する。このため通常機能回路２は半導体集積
回路装Ｗ／の外部回路との間でデ７夕の授受が可能にな
る。こうして、装置ｉ！ｔ、本来の機能で動作すること
になる。
モード切換回路７ａ、７ｂはそれぞれ入出カビングａ、
≠ｂを選択する。このため通常機能回路２は半導体集積
回路装Ｗ／の外部回路との間でデ７夕の授受が可能にな
る。こうして、装置ｉ！ｔ、本来の機能で動作すること
になる。
モード切換ビンざから評価モードが指定されると、モー
ド切換回路７ａ、７ｂはそれぞれ入出力ピン乙ａ ’、
Ａ ｂを選択する。このため、評価結果メモＩＪ Ｊ
は外部回路との間でデータの投受が可能に万る。このと
き、書込制御線１０に電源’ｆｉｌ：圧より高い電圧が
加えられると、評価結果メモＩＪ ｊｆは書込可能な状
態になり、半導体試験装置から布えられる評価結果（評
価自体は通、常機能モードでなされる。）に関するデー
タを記憶する。ここで、評価結果メモリ！は不揮発性メ
モリであるため、一度書き込まれたデータはいつでも読
み出すことができる。
ド切換回路７ａ、７ｂはそれぞれ入出力ピン乙ａ ’、
Ａ ｂを選択する。このため、評価結果メモＩＪ Ｊ
は外部回路との間でデータの投受が可能に万る。このと
き、書込制御線１０に電源’ｆｉｌ：圧より高い電圧が
加えられると、評価結果メモＩＪ ｊｆは書込可能な状
態になり、半導体試験装置から布えられる評価結果（評
価自体は通、常機能モードでなされる。）に関するデー
タを記憶する。ここで、評価結果メモリ！は不揮発性メ
モリであるため、一度書き込まれたデータはいつでも読
み出すことができる。
なお、上記の実施例ではビン数の削減のだめにモード切
換回路を設けているが、ピン数に余裕があるときは直接
入出力するようにしてもよい。
換回路を設けているが、ピン数に余裕があるときは直接
入出力するようにしてもよい。
第２図は第１図に示す本発明の実施例の応用例を説明す
るブロック図である。内蔵された評価結果メモリにすで
に評価結果が記憶妊れている半導体集積回路装置／ａ、
／ｂ、／Ｃは、システム自身ス／／を介して相互に接続
されると共に、システム制穐Ｉ装ｆ６（例えばＣ！ＰＵ
）／λにも接続される。システム制御装置／２は半導体
集積回路装置／ａ、１０、／ｃの評価結果（例えば動作
Ｗ、度）を参照することにより、最適の状態で半導体集
積回路装置／ａ、／ｂ、／ｃを制御、活用することが可
能になり、その結果としてシステムの総合性能を向上さ
せることができる。このように、従来のワーストケース
デザインに比べて個々の装置の特性を直接に知ることに
より、システム全体の性能向」二が期待できる。
るブロック図である。内蔵された評価結果メモリにすで
に評価結果が記憶妊れている半導体集積回路装置／ａ、
／ｂ、／Ｃは、システム自身ス／／を介して相互に接続
されると共に、システム制穐Ｉ装ｆ６（例えばＣ！ＰＵ
）／λにも接続される。システム制御装置／２は半導体
集積回路装置／ａ、１０、／ｃの評価結果（例えば動作
Ｗ、度）を参照することにより、最適の状態で半導体集
積回路装置／ａ、／ｂ、／ｃを制御、活用することが可
能になり、その結果としてシステムの総合性能を向上さ
せることができる。このように、従来のワーストケース
デザインに比べて個々の装置の特性を直接に知ることに
より、システム全体の性能向」二が期待できる。
疫お、評価結果として動作速度の他に故障ｊｒｌ所の情
報などを利用してもよく、このようにすると、部分的に
異常々装置がシステムに含まれているときでも、システ
ム全体としては正常に動作させることができる。
報などを利用してもよく、このようにすると、部分的に
異常々装置がシステムに含まれているときでも、システ
ム全体としては正常に動作させることができる。
上記の如く本発明によれば、所定の楊ｒｉｈ ’ｔｃ有
する通常機能回路の他に、この通常（′３ｊμａ１９回
路の評価結果を記憶する不揮発性の評価結果メモリを設
けたので、評価結果に１５５する＠ｉ ｈの骨！郭を正
確かつ十分に記録することかでと、かつ効果的にこれを
利用できる半導体集積回路装置をＫｐることかできるＯ 具体的には、評価結果の記録が自動化されるため記録ミ
スがな（がっ、労力が大幅に軽減される。
する通常機能回路の他に、この通常（′３ｊμａ１９回
路の評価結果を記憶する不揮発性の評価結果メモリを設
けたので、評価結果に１５５する＠ｉ ｈの骨！郭を正
確かつ十分に記録することかでと、かつ効果的にこれを
利用できる半導体集積回路装置をＫｐることかできるＯ 具体的には、評価結果の記録が自動化されるため記録ミ
スがな（がっ、労力が大幅に軽減される。
虜だ、評価結果は半導体集積回路装置１も１内に甘き込
まれるので、評価結果の紛失、評価のやり直しがなくな
る。さらに、評価結果は電気的に読出し可能なので、本
発明に係る半導体集積回路装置を用いたシステムが直接
に評価結果を利用することができ、システムの性能向−
Ｆ、ＧＴ ＋１１性の向上を図ることかできる。
まれるので、評価結果の紛失、評価のやり直しがなくな
る。さらに、評価結果は電気的に読出し可能なので、本
発明に係る半導体集積回路装置を用いたシステムが直接
に評価結果を利用することができ、システムの性能向−
Ｆ、ＧＴ ＋１１性の向上を図ることかできる。
なお、モード切換回路を設けて通常機能モードと評価モ
ードを切換えるようにすると、評価結果メモリを設けた
ことによって人出カビンが増加するということがない。
ードを切換えるようにすると、評価結果メモリを設けた
ことによって人出カビンが増加するということがない。
鎮／［仝＋ｌｔｄ本発明の一実施例のブロック図、第λ
１８２Ｉは第１図に示す実施例の応用例のブロック図で
ある。 ／ 、 ／ ａ 、 ／ ’ｂ 、 ／ ｃ・・・半導
体集積回路装置１、？ａ、３ｂ、４ｔａ、ｌ／ｌ’ｂ、
＆ａ、乙す、’７ａ、りｂ・・入出力ビン、ｇ モード
切佼ピン、１０・書込１１ｉ１） ’ｌＩ・１１が鍛、
／／・・・システム／セス・出願人代胛人 猪 股 清
１８２Ｉは第１図に示す実施例の応用例のブロック図で
ある。 ／ 、 ／ ａ 、 ／ ’ｂ 、 ／ ｃ・・・半導
体集積回路装置１、？ａ、３ｂ、４ｔａ、ｌ／ｌ’ｂ、
＆ａ、乙す、’７ａ、りｂ・・入出力ビン、ｇ モード
切佼ピン、１０・書込１１ｉ１） ’ｌＩ・１１が鍛、
／／・・・システム／セス・出願人代胛人 猪 股 清
Claims (1)
- 【特許請求の範囲】 ／、所定の機能を有する通常機能回路と、この通常機能
回路の評価結果を記憶する不揮発性メモリとを備え、前
記評価結果に関する種々の情報が記録できるようにした
ことを特徴とする半導体集積回路装置。 ！所定の、Ｉ、ｆＵ能を有する通常機能回路と、この通
常機能回路の評価結果を記憶する不揮発性メモリと、前
記評価結果の書込み隈出しモードおよび前記通常機能回
路を本来の機能で動作させる通常（ｊ＾能モードを相互
に切換えるモード切換回路とを備え、前記評価結果を半
導体集積回路内に記Ｉ’ｓ Ｌうるようにしたことを特
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58161517A JPS6053043A (ja) | 1983-09-02 | 1983-09-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58161517A JPS6053043A (ja) | 1983-09-02 | 1983-09-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6053043A true JPS6053043A (ja) | 1985-03-26 |
Family
ID=15736574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58161517A Pending JPS6053043A (ja) | 1983-09-02 | 1983-09-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053043A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394658A (ja) * | 1986-09-23 | 1988-04-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド | 集積回路チップ用の入力回路および集積回路チップの入力ピンに多機能性を与えるための方法 |
| JPS63104718A (ja) * | 1986-10-20 | 1988-05-10 | Sumitomo Metal Ind Ltd | 冷間鍛造用棒鋼線材の製造方法 |
| JPH01100943A (ja) * | 1987-10-13 | 1989-04-19 | Nec Corp | マスタースライス方式の半導体集積回路装置 |
| JP2004040103A (ja) * | 2002-07-02 | 2004-02-05 | Agilent Technol Inc | ＦｅＲＡＭを用いた永久的チップＩＤ |
| JP2009021398A (ja) * | 2007-07-12 | 2009-01-29 | Seiko Epson Corp | 半導体チップ及び半導体チップへのプロセス・デバイス情報書き込み方法 |
| US11034585B2 (en) | 2016-10-19 | 2021-06-15 | Tokuyama Corporation | Method for controlling concentration of solid content and method for producing trichlorosilane |
-
1983
- 1983-09-02 JP JP58161517A patent/JPS6053043A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394658A (ja) * | 1986-09-23 | 1988-04-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド | 集積回路チップ用の入力回路および集積回路チップの入力ピンに多機能性を与えるための方法 |
| JPH0754829B2 (ja) * | 1986-09-23 | 1995-06-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド | 集積回路チップ用の入力回路および集積回路チップの入力ピンに多機能性を与えるための方法 |
| JPS63104718A (ja) * | 1986-10-20 | 1988-05-10 | Sumitomo Metal Ind Ltd | 冷間鍛造用棒鋼線材の製造方法 |
| JPH057085B2 (ja) * | 1986-10-20 | 1993-01-28 | Sumitomo Kinzoku Kogyo Kk | |
| JPH01100943A (ja) * | 1987-10-13 | 1989-04-19 | Nec Corp | マスタースライス方式の半導体集積回路装置 |
| JP2004040103A (ja) * | 2002-07-02 | 2004-02-05 | Agilent Technol Inc | ＦｅＲＡＭを用いた永久的チップＩＤ |
| JP2009021398A (ja) * | 2007-07-12 | 2009-01-29 | Seiko Epson Corp | 半導体チップ及び半導体チップへのプロセス・デバイス情報書き込み方法 |
| US11034585B2 (en) | 2016-10-19 | 2021-06-15 | Tokuyama Corporation | Method for controlling concentration of solid content and method for producing trichlorosilane |
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