JPH025276A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH025276A JPH025276A JP63155651A JP15565188A JPH025276A JP H025276 A JPH025276 A JP H025276A JP 63155651 A JP63155651 A JP 63155651A JP 15565188 A JP15565188 A JP 15565188A JP H025276 A JPH025276 A JP H025276A
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- data
- read
- signal
- equal
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Links
- 238000010586 diagram Methods 0.000 description 2
- 238000013144 data compression Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明はメモリ装置に係り、特にデータの書込みおよび
読出しの可能なメモリ装置に関する。
読出しの可能なメモリ装置に関する。
（従来の技術）
従来から、データのリード／ライトが可能なＳＲＡＭ、
ＤＲＡＭなどのランダムアクセスタイプのメモリ装置は
、アドレス信号入力用と、データ信号入出力用と、リー
ド／ライト信号入力用と、チップイネーブル信号やアウ
トプット信号などを含むチップセレクト信号入力用の各
端子ピンを備えて構成されたものが一般とされている。
ＤＲＡＭなどのランダムアクセスタイプのメモリ装置は
、アドレス信号入力用と、データ信号入出力用と、リー
ド／ライト信号入力用と、チップイネーブル信号やアウ
トプット信号などを含むチップセレクト信号入力用の各
端子ピンを備えて構成されたものが一般とされている。
（発明が解決しようとする課題）
しかしながら、このような従来からのメモリ装置におい
ては、あるアドレスに対してデータの変更を行った場合
、後でその変更されたアドレスを確認することが困難で
あることから、たとえば変更部分のみのデータ集合を利
用したデータ圧縮などを容易に行うことができず、また
同じデータを何回も同一アドレス上に重ねて書込むなど
の無駄な動作を行ってしまう恐れがあった。
ては、あるアドレスに対してデータの変更を行った場合
、後でその変更されたアドレスを確認することが困難で
あることから、たとえば変更部分のみのデータ集合を利
用したデータ圧縮などを容易に行うことができず、また
同じデータを何回も同一アドレス上に重ねて書込むなど
の無駄な動作を行ってしまう恐れがあった。
本発明は上述したメモリ装置の課題を解決するためのも
ので、データの変更がなされたアドレスを外部から容易
に確認することができ、あるいはまた順次読出されるデ
ータの連続性や変化点を外部から容易に知ることのでき
るメモリ装置の提供を目的とする。
ので、データの変更がなされたアドレスを外部から容易
に確認することができ、あるいはまた順次読出されるデ
ータの連続性や変化点を外部から容易に知ることのでき
るメモリ装置の提供を目的とする。
［発明の構成］
（課題を解決するための手段）
本発明はこの目的を達成すべく、データの書込みおよび
読出しが可能なメモリ装置において、あるアドレスに対
し新たに書込まれたデータが書込み前に記憶されていた
データと一致するか否かを示す第１の信号を出力するた
めの第１の端子と、読出されたデータがその直前に読出
されたデータまたは書込まれたデータと一致するか否か
を示す第２の信号を出力するための第２の端子と、第１
の信号および第２の信号の論理和により得られる第３の
信号を出力するため第３の端子の少なくともいずれかひ
とつの端子を備えたものである。
読出しが可能なメモリ装置において、あるアドレスに対
し新たに書込まれたデータが書込み前に記憶されていた
データと一致するか否かを示す第１の信号を出力するた
めの第１の端子と、読出されたデータがその直前に読出
されたデータまたは書込まれたデータと一致するか否か
を示す第２の信号を出力するための第２の端子と、第１
の信号および第２の信号の論理和により得られる第３の
信号を出力するため第３の端子の少なくともいずれかひ
とつの端子を備えたものである。
（作 用）
本発明のメモリ装置では、あるアドレスに対し新たに書
込まれたデータが書込み以前に記憶されていたデータと
一致するか否かを示す第１の信号を出力するための第１
の端子と、読出されたデータがその直前に読出されたデ
ータまたは書込まれたデータと一致するか否かを示す第
２の信号を出力するための第２の端子と、第１の信号お
よび第２の信号の論理和により得られる第３の信号を出
力するため第３の端子の少なくともいずれかひとつの端
子を備えたので、データの変更がなされたアドレスを容
易に確認することができ、あるいはまた順次読出される
データの連続性や変化点を外部から容易に知ることがで
きる。
込まれたデータが書込み以前に記憶されていたデータと
一致するか否かを示す第１の信号を出力するための第１
の端子と、読出されたデータがその直前に読出されたデ
ータまたは書込まれたデータと一致するか否かを示す第
２の信号を出力するための第２の端子と、第１の信号お
よび第２の信号の論理和により得られる第３の信号を出
力するため第３の端子の少なくともいずれかひとつの端
子を備えたので、データの変更がなされたアドレスを容
易に確認することができ、あるいはまた順次読出される
データの連続性や変化点を外部から容易に知ることがで
きる。
（実施例）
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は本発明の一実施例のメモリ装置の構成を説明す
るためのブロック図である。
るためのブロック図である。
同図において、符号１はメモリ装置を示している。この
メモリ装置１には、アドレス信号（Ａ。
メモリ装置１には、アドレス信号（Ａ。
〜Ａ口）入力用、データ信号（Ｄｏ＝Ｄｍ）出力用、リ
ード／ライト信号（Ｒ／Ｗ）入力用、チップイネーブル
信号やアウトプット信号などを含むチップセレクト信号
（ＣＳ）入力用の各端子ピン（図示省略）が設けられて
おり、さらにこのメモリ装置１には、あるアドレスに対
し新たに書込まれたデータが書込み以前に記憶されてい
たデータと一致するか否かを示すイコールライト信号（
ＥＱＷ）出力用と、読出されたデータが直前に（アドレ
スに関係なく）読出されたデータまたは書込まれたデー
タと一致するか否かを示すイコールリード信号（ＥＱＲ
）出力用と、上述したＥＱＷ信号とＥＱＲ信号の論理和
により得られたイコールデータ信号（ＥＱＤ）出力用の
各端子ビン（図示省略）とを新たに設けて構成されてい
る。
ード／ライト信号（Ｒ／Ｗ）入力用、チップイネーブル
信号やアウトプット信号などを含むチップセレクト信号
（ＣＳ）入力用の各端子ピン（図示省略）が設けられて
おり、さらにこのメモリ装置１には、あるアドレスに対
し新たに書込まれたデータが書込み以前に記憶されてい
たデータと一致するか否かを示すイコールライト信号（
ＥＱＷ）出力用と、読出されたデータが直前に（アドレ
スに関係なく）読出されたデータまたは書込まれたデー
タと一致するか否かを示すイコールリード信号（ＥＱＲ
）出力用と、上述したＥＱＷ信号とＥＱＲ信号の論理和
により得られたイコールデータ信号（ＥＱＤ）出力用の
各端子ビン（図示省略）とを新たに設けて構成されてい
る。
以下にこの実施例装置におけるイコールライト信号、イ
コールリード信号およびイコールデータ出力とメモリリ
ードライトとの関係を表にまとめて示す。
コールリード信号およびイコールデータ出力とメモリリ
ードライトとの関係を表にまとめて示す。
（以下、余白）
この表からも分るように、メモリライト時において、ラ
イトデータが書込み以前に記憶されてぃたデータと一致
するものであれば、イコールライト信号およびイコール
データ信号はｒオン」となり、一方メモリリード時にお
いて、そのリードデータが直前にリード／ライトされた
データと一致するものであれば、イコールリード信号お
よびイコールデータ信号が「オン」となる。
イトデータが書込み以前に記憶されてぃたデータと一致
するものであれば、イコールライト信号およびイコール
データ信号はｒオン」となり、一方メモリリード時にお
いて、そのリードデータが直前にリード／ライトされた
データと一致するものであれば、イコールリード信号お
よびイコールデータ信号が「オン」となる。
かくして、このメモリ装置１では、あるアドレスに対し
て新たに書込まれたデータが書込み前に記憶されていた
データと一致するか否かを示すイコールライト信号、イ
コールデータ信号を出力するよう構成されたことにより
、変更されたアドレスを外部から容易に確認することが
可能となる。
て新たに書込まれたデータが書込み前に記憶されていた
データと一致するか否かを示すイコールライト信号、イ
コールデータ信号を出力するよう構成されたことにより
、変更されたアドレスを外部から容易に確認することが
可能となる。
したがって変更部分のみのデータ集合を利用して容易に
データ圧縮を行うことが可能となり、また、変更部分の
みの記録を利用した現象の追跡や再現を容易に実行する
こともできる。さらには同一アドレス上に同じデータを
重ねて書込むような無駄な動作を排除する目安として利
用することができる。
データ圧縮を行うことが可能となり、また、変更部分の
みの記録を利用した現象の追跡や再現を容易に実行する
こともできる。さらには同一アドレス上に同じデータを
重ねて書込むような無駄な動作を排除する目安として利
用することができる。
また、このメモリ装置１では、読出されたデータがその
直前に読出されたデータまたは書込まれたデータと一致
するか否かを示すイコールリード信号、イコールデータ
信号を出力するよう構成されたことにより、メモリ装置
１に対して順次読出されるデータの連続性や変化点を外
部から知ることが可能となる。したがって変更部分のみ
のデータ集合を利用して容易にデータ圧縮を行うことが
可能となり、また同一アドレスに対して書込んだデータ
を直ちに読出すことにより、書込みデータのチエツクを
行うこともできる。
直前に読出されたデータまたは書込まれたデータと一致
するか否かを示すイコールリード信号、イコールデータ
信号を出力するよう構成されたことにより、メモリ装置
１に対して順次読出されるデータの連続性や変化点を外
部から知ることが可能となる。したがって変更部分のみ
のデータ集合を利用して容易にデータ圧縮を行うことが
可能となり、また同一アドレスに対して書込んだデータ
を直ちに読出すことにより、書込みデータのチエツクを
行うこともできる。
なお、以上説明した実施例装置では、イコールライト信
号、イコールデータ信号およびイコールデータ信号をそ
れぞれ出力する端子ビンを備えてなるも−のであるが、
本発明はこれに限定されるものでなく、これらの端子ビ
ンを個々に備えても、また２つの端子ビンを組合せて備
えることによってもそれぞれの効果を得ることが可能で
ある。
号、イコールデータ信号およびイコールデータ信号をそ
れぞれ出力する端子ビンを備えてなるも−のであるが、
本発明はこれに限定されるものでなく、これらの端子ビ
ンを個々に備えても、また２つの端子ビンを組合せて備
えることによってもそれぞれの効果を得ることが可能で
ある。
［発明の効果］
以上説明したように本発明によれば、データの変更がな
されたアドレスを容易に確認することができ、あるいは
また順次読出されるデータの連続性や変化点を外部から
容易に知ることができる。
されたアドレスを容易に確認することができ、あるいは
また順次読出されるデータの連続性や変化点を外部から
容易に知ることができる。
第１図は本発明の一実施例のメモリ装置の構成を説明す
るためのブロック図である。 ］・・・メモリ装置、Ａｇ−Ａｎ・・・アドレス信号、
Ｄｏ＝Ｄｍ・・・データ信号、Ｒ／Ｗ・・・リード／ラ
イト信号、Ｃ８・・・チップセレクト信号、ＥＱＷ・・
・イコールライト信号、ＥＱＲ・・・イコールリード信
号、ＥＱＤ・・・イコールデータ信号。 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第１図
るためのブロック図である。 ］・・・メモリ装置、Ａｇ−Ａｎ・・・アドレス信号、
Ｄｏ＝Ｄｍ・・・データ信号、Ｒ／Ｗ・・・リード／ラ
イト信号、Ｃ８・・・チップセレクト信号、ＥＱＷ・・
・イコールライト信号、ＥＱＲ・・・イコールリード信
号、ＥＱＤ・・・イコールデータ信号。 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第１図
Claims (1)
- （１）データの書込みおよび読出しが可能なメモリ装置
において、あるアドレスに対し新たに書込まれたデータ
が書込み前に記憶されていたデータと一致するか否かを
示す第１の信号を出力するための第１の端子と、読出さ
れたデータがその直前に読出されたデータまたは書込ま
れたデータと一致するか否かを示す第２の信号を出力す
るための第２の端子と、前記第１の信号および第２の信
号の論理和により得られる第３の信号を出力するため第
３の端子の少なくともいずれかひとつの端子を備えたこ
とを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155651A JPH025276A (ja) | 1988-06-23 | 1988-06-23 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155651A JPH025276A (ja) | 1988-06-23 | 1988-06-23 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025276A true JPH025276A (ja) | 1990-01-10 |
Family
ID=15610623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63155651A Pending JPH025276A (ja) | 1988-06-23 | 1988-06-23 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025276A (ja) |
-
1988
- 1988-06-23 JP JP63155651A patent/JPH025276A/ja active Pending
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