JPH0750303A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0750303A JPH0750303A JP7730394A JP7730394A JPH0750303A JP H0750303 A JPH0750303 A JP H0750303A JP 7730394 A JP7730394 A JP 7730394A JP 7730394 A JP7730394 A JP 7730394A JP H0750303 A JPH0750303 A JP H0750303A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- region
- semiconductor device
- silicon layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 多結晶シリコン層の構造に着目し、より破壊
耐量の向上する半導体装置を提供する。 【構成】 半導体基板1の主表面上に絶縁膜2を形成
し、多結晶シリコンの島3を形成し、熱酸化膜5を形成
する。次に、多結晶シリコンの高温アニールを行う。こ
の高温アニールは、1100℃以上の温度、且つ15分
以上の時間にて行うと不対電子密度を小さくでき、微小
欠陥を低減できるので、良質の多結晶シリコンを得るこ
とができる。その後、P+ 領域3a及びn+ 領域3bを
形成し、所定の領域に電極を形成し、多結晶シリコンダ
イオードが形成される。
耐量の向上する半導体装置を提供する。 【構成】 半導体基板1の主表面上に絶縁膜2を形成
し、多結晶シリコンの島3を形成し、熱酸化膜5を形成
する。次に、多結晶シリコンの高温アニールを行う。こ
の高温アニールは、1100℃以上の温度、且つ15分
以上の時間にて行うと不対電子密度を小さくでき、微小
欠陥を低減できるので、良質の多結晶シリコンを得るこ
とができる。その後、P+ 領域3a及びn+ 領域3bを
形成し、所定の領域に電極を形成し、多結晶シリコンダ
イオードが形成される。
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、特に半導体基板の表
面に形成された絶縁膜上に、P−N接合を形成するよう
にした半導体装置に関する。 【0002】 【従来の技術】例えば特開昭58−151051号公報
及び特開昭57−141962号公報等に示されるよう
に、半導体基板上に絶縁膜を形成し、この絶縁膜上にP
−N接合を形成するようにした半導体装置が知られてい
る。このような半導体装置は、寄生動作が存在しないも
のであるため、P−N接合により構成される素子を、容
易に複数個直列に接続することができるようになるもの
であり、その応用できる範囲が大きいものである。例え
ばP−N接合により構成されるダイオードを、複数個直
列接続した状態で構成できるものであり、これらダイオ
ードの順方向電圧の温度特性を利用して、温度検出素子
を容易に構成することができる。 【0003】ダイオードを複数個直列接続した状態で構
成した半導体素子の具体例を図8、図9及び図10に示
す。図8はその断面図、図9はその平面図、図10はそ
の電気回路図である。図において、100は半導体基板
であり、その主表面上は絶縁膜101が形成される。そ
して、この絶縁膜101上の所定領域には多結晶シリコ
ンによる島102が形成され、この多結晶シリコン内に
リン、あるいはボロンをイオン注入することにより、そ
れぞれn+ 領域102a、P+ 領域102bを形成し、
そのn+ 領域102a及びP+ 領域102bが相互に隣
接される状態で形成されるようにして、複数のP−N接
合に同心円状に形成している。 【0004】そして、この多結晶シリコンの島102の
表面を酸化膜103、表面保護膜104で順次覆った
後、開口部を形成して、同心円の中心に配置するn+ 領
域102aと最も外側に配置するn+ 領域102aにそ
れぞれ電極105aおよび105bを形成することによ
り半導体装置を構成している。 【0005】 【発明が解決しようとする課題】しかしながら、このよ
うに構成される従来の半導体装置にあっては、P−N接
合の電流容量は、P−N接合の単位長さ当りの電流密度
で決定されるものであり、したがって、最も接合長の短
い内側のP−N接合長さによってこの半導体装置の電流
容量が決まることになるので、充分な電流容量を得よう
とする場合には、最も接合長の短い内側のP−N接合長
を長くする必要があり、それにつれて外側のP−N接合
長ほどその長さが長くなり、この長く設計される部分に
よってP−N接合半導体素子部分それぞれの占有面積が
大きくなり、設計上の面積効率が悪くなる。又、このよ
うな構成ではn+ 領域102a(あるいはP+ 領域10
2b)の内側に反対導電型の領域であるP+ 領域102
b(あるいはn+ 領域)が形成されることとなり、その
形状に角部を有することからその角部において電流が集
中してしまい、破裂耐量が低下してしまう。 【0006】そこで、図1、図2あるいは図5、図6に
示されるような多結晶シリコンからなるラテラル構造の
ダイオードが考えられる。これは、どのダイオードにお
いてもP−N接合面積をほぼ同一にすることができるた
め、従来のダイオードに比べ、面積効率が良くなるので
高集積化が可能となる。また、従来のダイオードのよう
な角部を無くすことができるため、電界集中部分を低減
でき、破壊耐量を向上させることができることが考えら
れる。 【0007】そして、さらに破壊耐量を向上させる要求
がある。そこで本発明は、多結晶シリコン層の構造に着
目して、より破壊耐量の向上する半導体装置を提供する
ことを目的としている。 【0008】 【問題点を解決するための手段】上記の目的を達成する
ために本願の半導体装置の製造方法は、基板上に絶縁膜
を形成する工程と、前記絶縁膜上の所定領域に多結晶シ
リコン層を形成する工程と、該多結晶シリコン層を11
00℃以上の温度にてアニールする工程と、前記多結晶
シリコン層内に選択的に不純物を注入することにより方
形上に延びるP領域およびN領域を隣接させる状態で形
成し、前記多結晶シリコン層の周辺部で互いに相対する
切断面を有するように切断され、かつ一方の切断面から
他方の切断面へ直線状に延びる少なくとも1つのP−N
接合を形成する工程と、前記多結晶シリコン層に対して
所定の配線を施す工程とを備えることを特徴としてい
る。 【0009】 【発明の作用・効果】本発明によると方形状に延びるP
領域およびN領域を隣接される状態で形成し、前記多結
晶シリコン層の周辺部で互いに相対する切断面を有する
ように切断され、かつ一方の切断面から他方の切断面へ
直線状に延び多結晶シリコン層の周辺部で切断されるよ
うにした少なくとも1つのP−N接合が形成されるよう
にしているから、面積効率が向上し高集積化が可能とな
り、且つ、破壊耐量を向上させることができる。 【0010】さらに、本発明においては、多結晶シリコ
ン層を1100℃以上の温度にてアニールしているた
め、図11に示すように不対電子密度を低減することが
でき、多結晶シリコン層中の微小欠陥を低減できる。従
って、微小欠陥に起因する破壊耐量の低下を抑制できる
ため、破壊耐量を向上させることができる。 【0011】 【実施例】以下、図面を参照して本発明の実施例を説明
する。図1、図2及び図3は本発明の第1実施例を示す
図であり、図1(a) 〜(g) は第1実施例を製造工程順に
説明するための切断図であり、図2は第1実施例による
半導体装置の平面図、図3はその電気回路図である。こ
の第1実施例による半導体装置の製造方法を説明する
と、まず、図1(a) に示すように、例えばシリコンの単
結晶でなる半導体基板1の主表面上に1050℃、wet
HClの条件にて1μm程度の熱酸化膜による絶縁膜2
を全面にわたり形成する。そして、同図(b) に示すよう
に、この絶縁膜2上に、ノンドーピングの多結晶シリコ
ンを例えばCVD法により約600℃の条件にて約40
00Åの厚さで堆積させ、引き続き、ホトエッチングに
よりこの多結晶シリコンをパターンニングし、リアクテ
ィブイオンエッチング(RIE)等のドライエッチング
法でエッチングして多結晶シリコンにより1つの島3を
形成する。尚、この時の多結晶シリコンの島3の表面
は、多結晶シリコンの堆積地における多結晶シリコン事
態の堆積状態のバラツキ、あるいはRIE(反応性イオ
ンエッチング)工程による影響を受けて凹凸形状となっ
ている。 【0012】次に、同図(c) に示すように、多結晶シリ
コンの島3の表面に、900〜1200℃の望ましくは
1050℃程度の温度、DryO2 ガス雰囲気中にて熱
酸化を行い、600〜700Åの厚みの熱酸化膜4を形
成する。この時、熱酸化膜4は多結晶シリコンの島3の
表面の凹凸形状を継承しているが、熱酸化後の多結晶シ
リコンの島3aの表面はほぼ平滑化される。 【0013】次に、同図(d) に示すように、この熱酸化
膜4をウェットエッチングにより除去した後、再び同図
(e) に示すように、500〜700Åの厚みの熱酸化膜
5を形成する。この時の熱酸化条件は、例えば1000
℃程度の温度にてDryO2ガス雰囲気中にて約50
分、引き続きN2 ガス雰囲気中にて約20分で行われ
る。ここで、熱酸化膜5は前の工程にてその表面をほぼ
平滑化した多結晶シリコンの島3に形成されるものであ
るから、この熱酸化膜5の表面もほぼ平滑な状態となっ
ている。次に、例えば1170℃程度、N2 等の不活性
ガス雰囲気中にて170分の高温アニールを行い、多結
晶シリコンの膜質を改善する。この高温アニールは、図
11に示すグラフからわかるように1100℃以上の温
度、且つ15分以上の時間にて行うと不対電子密度を小
さくでき、微小欠陥を低減できるので、良質の多結晶シ
リコンを得ることができる。 【0014】次に、レジスト塗布、露光処理、レジスト
の選択的除去、及びイオン注入という一連の工程をそれ
ぞれ行い、図1(f) に示すように、多結晶シリコンの島
3内にP+ 領域3a及びn+ 領域3bを形成する。尚、
P+ 領域3aを形成する時はボロン等のP型不純物を4
0KeV、8×1014doseにてイオン注入し、n+ 領域
3bを形成する時はリン等のn型不純物を100Ke
V、5×1015doseにてイオン注入する。又、P+ 領域
3a、n+ 領域3bの各領域は図2に示すように、縦長
の方形状にて形成し、P+ 領域3a、及びn+ 領域3b
が交互に隣接される状態で形成されるようにする。すな
わち、複数のP−N接合が上記島3の1つの辺からこれ
に対向する他の辺に向けてほぼ等間隔で形成されるよう
になっているものであり、上記各P−N接合は多結晶シ
リコンの島3の辺部分でそれぞれ終端されるようになっ
ている。 【0015】次に、1000〜1100℃、20分以
上、N2 等の不活性ガス雰囲気中にて熱処理し、多結晶
シリコン内に注入された不純物のドライブインを行うと
同時に、P+ 領域3aの内のボロンの吸出しを行う。な
お、このボロンの吸出しはボロンとリンの偏折係数の差
を利用するものであり、これにより表面濃度が低下する
ので耐圧が上がる。 【0016】次に、図1(g) に示すように、多結晶シリ
コンの島3上の熱酸化膜5上には、BPSGを約700
0Å堆積し、層間絶縁層6を形成すると共に、この層間
絶縁層6に開口部を形成して、上記島3の両端に位置す
るP+ 領域3a及びn+ 領域3bにそれぞれAl−Si
による電極7aおよび7bを形成する。また、それぞれ
P+ 領域3aとn+ 領域3bのペアによって形成される
複数のP−N接合を順次接続するようにして、電極7c
が形成されるようにしている。 【0017】このようにして形成される半導体装置は、
図3に示すようにダイオードが配線されるものであり、
図中矢印方向に順方向を設定するものである。そこで、
この第1実施例によると、複数のP−N接合のそれぞれ
の長さは、多結晶シリコンの島3の幅によって等しい状
態に設定される。したがって、図8、図9及び図10に
示した従来の構成のように余分に長く設計される部分が
なくなり、面積効率が良くなるので高集積化が可能とな
る。尚、この第1実施例のP−N接合長と上記従来の装
置における最も内側のP−N接合長とが等しくなるよう
に設計した場合、第1実施例は1/3程度にまで素子面
積を小さくできる。 【0018】又、第1実施例によると、複数のP−N接
合は島3の1つの辺からこれに対向する他の辺に向けて
ほぼ等間隔で形成され、島3の辺部分でそれぞれ終端さ
れるようになっており、従来のように角部が存在しない
ことから電流は集中することなく均一に流れ、破裂耐量
は向上する。図12はP−N接合長と破裂電流との関係
を表す特性図であり、特性Aは図13の模式的平面図の
(a) に示すように本発明の技術思想を用いたダイオード
(以下、「サンプルA」という)の形状における特性
で、特性Bは図13(b) に示すように、従来のようにn
+ 領域の内側にP + 領域を形成したダイオード(以下、
「サンプルB」という)の特性、特性Cは参考として図
13(c) に示すように、従来の形状を変形してさらに角
部が多くなるように形成したダイオード(以下、「サン
プルC」という)の特性である。これらの特性から破壊
電流密度(=破壊電流/P−N接合長)を求めると、特
性Aは1.64mA/μm、特性Bは0.88mA/μ
m、特性Cは0.61mA/μmであり、角部が多い程
密度は小さくなっており、又、サンプルAは最も密度が
高いことから、所望とする破壊電流を同一に設定しよう
とする場合、P−N接合長を最も短くできるので、より
面積を小さくできる。尚、サンプルAの密度が最も高く
なる理由は、上述したように電流が均一に流れることに
起因すると考えられる。 【0019】図14(a) 及び(b) は、同図(c) の電気回
路図に示すようにダイオードをセットして逆バイアスを
印加した場合における電圧−電流特性を表しており、同
(a)が図13(a) によりサンプルAの特性、同図(b) よ
るサンプルBの特性をそれぞれ示している。そして、そ
れぞれのブレークダウン電圧はサンプルAでは6.04
Vで、サンプルBでは5.97Vとなっており、本発明
によると耐圧を高く設定できる。この図14で特に注目
すべき点は同図(b) 中矢印が示す特性の折れ曲がりであ
り、この折れ曲がりはP+ 領域の角部におけるブレーク
ダウンと、直線部分におけるブレークダウンとの2回の
ブレーキダウンが起きており、角部におけるブレークダ
ウン電圧の方が小さいことからこのような特性になるも
のと推察できる。 【0020】図15は耐圧の変動量ΔVzを示す図であ
り、図16に示すような電気回路にダイオードをセット
し、150℃にて1mAの電流を3時間流した結果によ
るものである。各プロットは図13(a)〜(c)によ
るサンプルA,B,Cをそれぞれ表している。この図1
5からわかるように、サンプルAによると、耐圧の変動
量ΔVzを効果的に小さくすることができ、本発明によ
るダイオードを例えばツェナーダイオードとして使用し
た場合、特性の安定した良好な素子を提供できる。 【0021】以上、本発明による効果を実験データを用
いて説明したが、上記第1実施例の製造方法において
は、より破壊耐量を向上させるために以下の配慮が成さ
れている。まず多結晶シリコンの島3の表面に熱酸化膜
を形成する際に、所定の条件にて一度熱酸化膜4を形成
した後、それを除去して再び熱酸化膜5を形成してお
り、それにより多結晶シリコンの島3の表面および熱参
加膜5の表面をほぼ平滑な状態にしているので、凹凸形
状による電界の集中を低減することができ、又、多結晶
シリコンの島3の表面を清浄できるので、それらに起因
するリーク電流を少なくすることができる。 【0022】又、多結晶シリコン内に注入された不純物
のドライブインを行うと同時に、P + 領域3a内のボロ
ンの吸出しを行っており、その際に島3の辺でP−N接
合が終端する部分においては、島3の上面および側面の
二面からボロンが吸出されることとなるので、その部分
の表面濃度はより低下し、耐圧が上がるので、この終端
部分における破壊耐量の劣化を低減することができる。
尚、この終端部分における破壊耐量は、島3上に形成さ
れる各電極7a,7b,7cと終端部分までの距離も影
響しており、各電極7a,7b,7cが第2図に示すよ
うに形成される場合、終端部分までの距離が他の部分ま
での距離よりも長くなるように設定されているので、そ
の分抵抗が大きくなりリーク電流が流れるのを抑制して
いる。 【0023】尚、上記第1実施例においては絶縁膜2上
に多結晶シリコンによるダイオードのみを形成した半導
体装置について説明したが、絶縁膜2上に他の半導体素
子を形成してもよく、又、図4に示すように半導体基板
内に他の半導体素子を形成してもよい。図4はその一例
としてn型の半導体基板1aを用い、パワーMOSを形
成したものを示しており、半導体基板内1a内にP型拡
散層8及びn+ 型拡散層9を公知の技術により形成した
のち、絶縁膜2を介してゲートとなる多結晶シリコン3
cを選択的に形成し、前述の各工程と同様にして層間絶
縁膜6及び電極7dを順次形成してパワーMOSを構成
する。 【0024】次に、図5、図6及び図7を用いて本発明
の第2実施例を説明する。図5は、第2実施例による半
導体素子の断面図、図6はその平面図、図7はその電気
回路図である。この第2実施例は上記第1実施例におけ
る電極7cをなくしたものであり、又、多結晶シリコン
の島3の最も外側の領域は両領域ともn+ 領域3bとな
るように選択的にイオン注入して形成される。尚、上記
第1実施例における工程とほとんどが同様の工程にて形
成されるので各構成には同一符号を付してその説明は省
略する。そして、このように構成すれば第7図に示すよ
うに複数のダイオードを双逆方向P−N接合を接続した
状態となるので、ツェナーダイオードとしての使用が可
能となる。 【0025】以上、本発明を上記第1及び第2実施例を
用いて説明したが、本発明はこれらに限定されることな
く、その主旨を逸脱しないかぎり種々変形可能であり、
例えば絶縁膜2上に形成されるP−N接合の数は複数で
なくてもよく、少なくとも1つのP−N接合があればよ
い。又、多結晶シリコンによる2つ以上の島にそれぞれ
P−N接合を構成するようにしてもよい。
面に形成された絶縁膜上に、P−N接合を形成するよう
にした半導体装置に関する。 【0002】 【従来の技術】例えば特開昭58−151051号公報
及び特開昭57−141962号公報等に示されるよう
に、半導体基板上に絶縁膜を形成し、この絶縁膜上にP
−N接合を形成するようにした半導体装置が知られてい
る。このような半導体装置は、寄生動作が存在しないも
のであるため、P−N接合により構成される素子を、容
易に複数個直列に接続することができるようになるもの
であり、その応用できる範囲が大きいものである。例え
ばP−N接合により構成されるダイオードを、複数個直
列接続した状態で構成できるものであり、これらダイオ
ードの順方向電圧の温度特性を利用して、温度検出素子
を容易に構成することができる。 【0003】ダイオードを複数個直列接続した状態で構
成した半導体素子の具体例を図8、図9及び図10に示
す。図8はその断面図、図9はその平面図、図10はそ
の電気回路図である。図において、100は半導体基板
であり、その主表面上は絶縁膜101が形成される。そ
して、この絶縁膜101上の所定領域には多結晶シリコ
ンによる島102が形成され、この多結晶シリコン内に
リン、あるいはボロンをイオン注入することにより、そ
れぞれn+ 領域102a、P+ 領域102bを形成し、
そのn+ 領域102a及びP+ 領域102bが相互に隣
接される状態で形成されるようにして、複数のP−N接
合に同心円状に形成している。 【0004】そして、この多結晶シリコンの島102の
表面を酸化膜103、表面保護膜104で順次覆った
後、開口部を形成して、同心円の中心に配置するn+ 領
域102aと最も外側に配置するn+ 領域102aにそ
れぞれ電極105aおよび105bを形成することによ
り半導体装置を構成している。 【0005】 【発明が解決しようとする課題】しかしながら、このよ
うに構成される従来の半導体装置にあっては、P−N接
合の電流容量は、P−N接合の単位長さ当りの電流密度
で決定されるものであり、したがって、最も接合長の短
い内側のP−N接合長さによってこの半導体装置の電流
容量が決まることになるので、充分な電流容量を得よう
とする場合には、最も接合長の短い内側のP−N接合長
を長くする必要があり、それにつれて外側のP−N接合
長ほどその長さが長くなり、この長く設計される部分に
よってP−N接合半導体素子部分それぞれの占有面積が
大きくなり、設計上の面積効率が悪くなる。又、このよ
うな構成ではn+ 領域102a(あるいはP+ 領域10
2b)の内側に反対導電型の領域であるP+ 領域102
b(あるいはn+ 領域)が形成されることとなり、その
形状に角部を有することからその角部において電流が集
中してしまい、破裂耐量が低下してしまう。 【0006】そこで、図1、図2あるいは図5、図6に
示されるような多結晶シリコンからなるラテラル構造の
ダイオードが考えられる。これは、どのダイオードにお
いてもP−N接合面積をほぼ同一にすることができるた
め、従来のダイオードに比べ、面積効率が良くなるので
高集積化が可能となる。また、従来のダイオードのよう
な角部を無くすことができるため、電界集中部分を低減
でき、破壊耐量を向上させることができることが考えら
れる。 【0007】そして、さらに破壊耐量を向上させる要求
がある。そこで本発明は、多結晶シリコン層の構造に着
目して、より破壊耐量の向上する半導体装置を提供する
ことを目的としている。 【0008】 【問題点を解決するための手段】上記の目的を達成する
ために本願の半導体装置の製造方法は、基板上に絶縁膜
を形成する工程と、前記絶縁膜上の所定領域に多結晶シ
リコン層を形成する工程と、該多結晶シリコン層を11
00℃以上の温度にてアニールする工程と、前記多結晶
シリコン層内に選択的に不純物を注入することにより方
形上に延びるP領域およびN領域を隣接させる状態で形
成し、前記多結晶シリコン層の周辺部で互いに相対する
切断面を有するように切断され、かつ一方の切断面から
他方の切断面へ直線状に延びる少なくとも1つのP−N
接合を形成する工程と、前記多結晶シリコン層に対して
所定の配線を施す工程とを備えることを特徴としてい
る。 【0009】 【発明の作用・効果】本発明によると方形状に延びるP
領域およびN領域を隣接される状態で形成し、前記多結
晶シリコン層の周辺部で互いに相対する切断面を有する
ように切断され、かつ一方の切断面から他方の切断面へ
直線状に延び多結晶シリコン層の周辺部で切断されるよ
うにした少なくとも1つのP−N接合が形成されるよう
にしているから、面積効率が向上し高集積化が可能とな
り、且つ、破壊耐量を向上させることができる。 【0010】さらに、本発明においては、多結晶シリコ
ン層を1100℃以上の温度にてアニールしているた
め、図11に示すように不対電子密度を低減することが
でき、多結晶シリコン層中の微小欠陥を低減できる。従
って、微小欠陥に起因する破壊耐量の低下を抑制できる
ため、破壊耐量を向上させることができる。 【0011】 【実施例】以下、図面を参照して本発明の実施例を説明
する。図1、図2及び図3は本発明の第1実施例を示す
図であり、図1(a) 〜(g) は第1実施例を製造工程順に
説明するための切断図であり、図2は第1実施例による
半導体装置の平面図、図3はその電気回路図である。こ
の第1実施例による半導体装置の製造方法を説明する
と、まず、図1(a) に示すように、例えばシリコンの単
結晶でなる半導体基板1の主表面上に1050℃、wet
HClの条件にて1μm程度の熱酸化膜による絶縁膜2
を全面にわたり形成する。そして、同図(b) に示すよう
に、この絶縁膜2上に、ノンドーピングの多結晶シリコ
ンを例えばCVD法により約600℃の条件にて約40
00Åの厚さで堆積させ、引き続き、ホトエッチングに
よりこの多結晶シリコンをパターンニングし、リアクテ
ィブイオンエッチング(RIE)等のドライエッチング
法でエッチングして多結晶シリコンにより1つの島3を
形成する。尚、この時の多結晶シリコンの島3の表面
は、多結晶シリコンの堆積地における多結晶シリコン事
態の堆積状態のバラツキ、あるいはRIE(反応性イオ
ンエッチング)工程による影響を受けて凹凸形状となっ
ている。 【0012】次に、同図(c) に示すように、多結晶シリ
コンの島3の表面に、900〜1200℃の望ましくは
1050℃程度の温度、DryO2 ガス雰囲気中にて熱
酸化を行い、600〜700Åの厚みの熱酸化膜4を形
成する。この時、熱酸化膜4は多結晶シリコンの島3の
表面の凹凸形状を継承しているが、熱酸化後の多結晶シ
リコンの島3aの表面はほぼ平滑化される。 【0013】次に、同図(d) に示すように、この熱酸化
膜4をウェットエッチングにより除去した後、再び同図
(e) に示すように、500〜700Åの厚みの熱酸化膜
5を形成する。この時の熱酸化条件は、例えば1000
℃程度の温度にてDryO2ガス雰囲気中にて約50
分、引き続きN2 ガス雰囲気中にて約20分で行われ
る。ここで、熱酸化膜5は前の工程にてその表面をほぼ
平滑化した多結晶シリコンの島3に形成されるものであ
るから、この熱酸化膜5の表面もほぼ平滑な状態となっ
ている。次に、例えば1170℃程度、N2 等の不活性
ガス雰囲気中にて170分の高温アニールを行い、多結
晶シリコンの膜質を改善する。この高温アニールは、図
11に示すグラフからわかるように1100℃以上の温
度、且つ15分以上の時間にて行うと不対電子密度を小
さくでき、微小欠陥を低減できるので、良質の多結晶シ
リコンを得ることができる。 【0014】次に、レジスト塗布、露光処理、レジスト
の選択的除去、及びイオン注入という一連の工程をそれ
ぞれ行い、図1(f) に示すように、多結晶シリコンの島
3内にP+ 領域3a及びn+ 領域3bを形成する。尚、
P+ 領域3aを形成する時はボロン等のP型不純物を4
0KeV、8×1014doseにてイオン注入し、n+ 領域
3bを形成する時はリン等のn型不純物を100Ke
V、5×1015doseにてイオン注入する。又、P+ 領域
3a、n+ 領域3bの各領域は図2に示すように、縦長
の方形状にて形成し、P+ 領域3a、及びn+ 領域3b
が交互に隣接される状態で形成されるようにする。すな
わち、複数のP−N接合が上記島3の1つの辺からこれ
に対向する他の辺に向けてほぼ等間隔で形成されるよう
になっているものであり、上記各P−N接合は多結晶シ
リコンの島3の辺部分でそれぞれ終端されるようになっ
ている。 【0015】次に、1000〜1100℃、20分以
上、N2 等の不活性ガス雰囲気中にて熱処理し、多結晶
シリコン内に注入された不純物のドライブインを行うと
同時に、P+ 領域3aの内のボロンの吸出しを行う。な
お、このボロンの吸出しはボロンとリンの偏折係数の差
を利用するものであり、これにより表面濃度が低下する
ので耐圧が上がる。 【0016】次に、図1(g) に示すように、多結晶シリ
コンの島3上の熱酸化膜5上には、BPSGを約700
0Å堆積し、層間絶縁層6を形成すると共に、この層間
絶縁層6に開口部を形成して、上記島3の両端に位置す
るP+ 領域3a及びn+ 領域3bにそれぞれAl−Si
による電極7aおよび7bを形成する。また、それぞれ
P+ 領域3aとn+ 領域3bのペアによって形成される
複数のP−N接合を順次接続するようにして、電極7c
が形成されるようにしている。 【0017】このようにして形成される半導体装置は、
図3に示すようにダイオードが配線されるものであり、
図中矢印方向に順方向を設定するものである。そこで、
この第1実施例によると、複数のP−N接合のそれぞれ
の長さは、多結晶シリコンの島3の幅によって等しい状
態に設定される。したがって、図8、図9及び図10に
示した従来の構成のように余分に長く設計される部分が
なくなり、面積効率が良くなるので高集積化が可能とな
る。尚、この第1実施例のP−N接合長と上記従来の装
置における最も内側のP−N接合長とが等しくなるよう
に設計した場合、第1実施例は1/3程度にまで素子面
積を小さくできる。 【0018】又、第1実施例によると、複数のP−N接
合は島3の1つの辺からこれに対向する他の辺に向けて
ほぼ等間隔で形成され、島3の辺部分でそれぞれ終端さ
れるようになっており、従来のように角部が存在しない
ことから電流は集中することなく均一に流れ、破裂耐量
は向上する。図12はP−N接合長と破裂電流との関係
を表す特性図であり、特性Aは図13の模式的平面図の
(a) に示すように本発明の技術思想を用いたダイオード
(以下、「サンプルA」という)の形状における特性
で、特性Bは図13(b) に示すように、従来のようにn
+ 領域の内側にP + 領域を形成したダイオード(以下、
「サンプルB」という)の特性、特性Cは参考として図
13(c) に示すように、従来の形状を変形してさらに角
部が多くなるように形成したダイオード(以下、「サン
プルC」という)の特性である。これらの特性から破壊
電流密度(=破壊電流/P−N接合長)を求めると、特
性Aは1.64mA/μm、特性Bは0.88mA/μ
m、特性Cは0.61mA/μmであり、角部が多い程
密度は小さくなっており、又、サンプルAは最も密度が
高いことから、所望とする破壊電流を同一に設定しよう
とする場合、P−N接合長を最も短くできるので、より
面積を小さくできる。尚、サンプルAの密度が最も高く
なる理由は、上述したように電流が均一に流れることに
起因すると考えられる。 【0019】図14(a) 及び(b) は、同図(c) の電気回
路図に示すようにダイオードをセットして逆バイアスを
印加した場合における電圧−電流特性を表しており、同
(a)が図13(a) によりサンプルAの特性、同図(b) よ
るサンプルBの特性をそれぞれ示している。そして、そ
れぞれのブレークダウン電圧はサンプルAでは6.04
Vで、サンプルBでは5.97Vとなっており、本発明
によると耐圧を高く設定できる。この図14で特に注目
すべき点は同図(b) 中矢印が示す特性の折れ曲がりであ
り、この折れ曲がりはP+ 領域の角部におけるブレーク
ダウンと、直線部分におけるブレークダウンとの2回の
ブレーキダウンが起きており、角部におけるブレークダ
ウン電圧の方が小さいことからこのような特性になるも
のと推察できる。 【0020】図15は耐圧の変動量ΔVzを示す図であ
り、図16に示すような電気回路にダイオードをセット
し、150℃にて1mAの電流を3時間流した結果によ
るものである。各プロットは図13(a)〜(c)によ
るサンプルA,B,Cをそれぞれ表している。この図1
5からわかるように、サンプルAによると、耐圧の変動
量ΔVzを効果的に小さくすることができ、本発明によ
るダイオードを例えばツェナーダイオードとして使用し
た場合、特性の安定した良好な素子を提供できる。 【0021】以上、本発明による効果を実験データを用
いて説明したが、上記第1実施例の製造方法において
は、より破壊耐量を向上させるために以下の配慮が成さ
れている。まず多結晶シリコンの島3の表面に熱酸化膜
を形成する際に、所定の条件にて一度熱酸化膜4を形成
した後、それを除去して再び熱酸化膜5を形成してお
り、それにより多結晶シリコンの島3の表面および熱参
加膜5の表面をほぼ平滑な状態にしているので、凹凸形
状による電界の集中を低減することができ、又、多結晶
シリコンの島3の表面を清浄できるので、それらに起因
するリーク電流を少なくすることができる。 【0022】又、多結晶シリコン内に注入された不純物
のドライブインを行うと同時に、P + 領域3a内のボロ
ンの吸出しを行っており、その際に島3の辺でP−N接
合が終端する部分においては、島3の上面および側面の
二面からボロンが吸出されることとなるので、その部分
の表面濃度はより低下し、耐圧が上がるので、この終端
部分における破壊耐量の劣化を低減することができる。
尚、この終端部分における破壊耐量は、島3上に形成さ
れる各電極7a,7b,7cと終端部分までの距離も影
響しており、各電極7a,7b,7cが第2図に示すよ
うに形成される場合、終端部分までの距離が他の部分ま
での距離よりも長くなるように設定されているので、そ
の分抵抗が大きくなりリーク電流が流れるのを抑制して
いる。 【0023】尚、上記第1実施例においては絶縁膜2上
に多結晶シリコンによるダイオードのみを形成した半導
体装置について説明したが、絶縁膜2上に他の半導体素
子を形成してもよく、又、図4に示すように半導体基板
内に他の半導体素子を形成してもよい。図4はその一例
としてn型の半導体基板1aを用い、パワーMOSを形
成したものを示しており、半導体基板内1a内にP型拡
散層8及びn+ 型拡散層9を公知の技術により形成した
のち、絶縁膜2を介してゲートとなる多結晶シリコン3
cを選択的に形成し、前述の各工程と同様にして層間絶
縁膜6及び電極7dを順次形成してパワーMOSを構成
する。 【0024】次に、図5、図6及び図7を用いて本発明
の第2実施例を説明する。図5は、第2実施例による半
導体素子の断面図、図6はその平面図、図7はその電気
回路図である。この第2実施例は上記第1実施例におけ
る電極7cをなくしたものであり、又、多結晶シリコン
の島3の最も外側の領域は両領域ともn+ 領域3bとな
るように選択的にイオン注入して形成される。尚、上記
第1実施例における工程とほとんどが同様の工程にて形
成されるので各構成には同一符号を付してその説明は省
略する。そして、このように構成すれば第7図に示すよ
うに複数のダイオードを双逆方向P−N接合を接続した
状態となるので、ツェナーダイオードとしての使用が可
能となる。 【0025】以上、本発明を上記第1及び第2実施例を
用いて説明したが、本発明はこれらに限定されることな
く、その主旨を逸脱しないかぎり種々変形可能であり、
例えば絶縁膜2上に形成されるP−N接合の数は複数で
なくてもよく、少なくとも1つのP−N接合があればよ
い。又、多結晶シリコンによる2つ以上の島にそれぞれ
P−N接合を構成するようにしてもよい。
【図面の簡単な説明】
【図1】(a)〜(g)は本発明の第1実施例を製造工
程順に説明するための断面図である。 【図2】第1実施例による半導体装置の平面図である。 【図3】第1実施例による半導体装置の電気回路図であ
る。 【図4】第1実施例による半導体装置の変形を表す断面
図である。 【図5】本発明の第2実施例による半導体装置の断面図
である。 【図6】第2実施例による半導体装置の平面図である。 【図7】第2実施例による半導体装置の電気回路図であ
る。 【図8】従来の半導体装置の断面図である。 【図9】従来の半導体装置の平面図である。 【図10】従来の半導体装置の電気回路図である。 【図11】アニール時間及び温度と不対電子密度との関
係を示すグラフである。 【図12】P−N接合長と破壊電流との関係を示すグラ
フである。 【図13】(a)〜(c)は各ダイオードの形状を表す
模式的平面図である。 【図14】(a),(b)はそれぞれ第13図(a),
(b)におけるダイオードの電圧−電流特性を表す特性
図である。(c)は第14図(a),(b)における測
定状態を示す電気回路図である。 【図15】13図(a)〜(c)におけるダイオードの
耐圧の変動量を示す図である。 【図16】第15図における測定状態を示す電気回路図
である。 【符号の説明】 1 半導体基板 2 絶縁膜 3 島 3a P+ 領域 3b n+ 領域 4 熱酸化膜 5 熱酸化膜 7a 電極 7b 電極 7c 電極
程順に説明するための断面図である。 【図2】第1実施例による半導体装置の平面図である。 【図3】第1実施例による半導体装置の電気回路図であ
る。 【図4】第1実施例による半導体装置の変形を表す断面
図である。 【図5】本発明の第2実施例による半導体装置の断面図
である。 【図6】第2実施例による半導体装置の平面図である。 【図7】第2実施例による半導体装置の電気回路図であ
る。 【図8】従来の半導体装置の断面図である。 【図9】従来の半導体装置の平面図である。 【図10】従来の半導体装置の電気回路図である。 【図11】アニール時間及び温度と不対電子密度との関
係を示すグラフである。 【図12】P−N接合長と破壊電流との関係を示すグラ
フである。 【図13】(a)〜(c)は各ダイオードの形状を表す
模式的平面図である。 【図14】(a),(b)はそれぞれ第13図(a),
(b)におけるダイオードの電圧−電流特性を表す特性
図である。(c)は第14図(a),(b)における測
定状態を示す電気回路図である。 【図15】13図(a)〜(c)におけるダイオードの
耐圧の変動量を示す図である。 【図16】第15図における測定状態を示す電気回路図
である。 【符号の説明】 1 半導体基板 2 絶縁膜 3 島 3a P+ 領域 3b n+ 領域 4 熱酸化膜 5 熱酸化膜 7a 電極 7b 電極 7c 電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所
H01L 29/861
H01L 29/91 K
E
Claims (1)
- 【特許請求の範囲】 (1)基板上に絶縁膜を形成する工程と、 前記絶縁膜上の所定領域に多結晶シリコン層を形成する
工程と、 該多結晶シリコン層を1100℃以上の温度にてアニー
ルする工程と、 前記多結晶シリコン層内に選択的に不純物を注入するこ
とにより方形上に延びるP領域およびN領域を隣接させ
る状態で形成し、前記多結晶シリコン層の周辺部で互い
に相対する切断面を有するように切断され、かつ一方の
切断面から他方の切断面へ直線状に延びる少なくとも1
つのP−N接合を形成する工程と、 前記多結晶シリコン層に対して所定の配線を施す工程
と、 を備えることを特徴とした半導体装置の製造方法。 (2)前記P−N接合を形成する工程は、不純物を前記
多結晶シリコン層の表面付近に堆積させ、1000℃程
度の高温にて前記不純物を熱拡散する工程を含むもので
あって、前記アニールする温度は該熱拡散の温度よりも
高いものである特許請求の範囲第1項記載の半導体装置
の製造方法。 (3)前記アニールする時間は15分以上である特許請
求の範囲第1項または第2項記載の半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6077303A JP2803565B2 (ja) | 1994-04-15 | 1994-04-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6077303A JP2803565B2 (ja) | 1994-04-15 | 1994-04-15 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62235820A Division JP2649359B2 (ja) | 1986-10-08 | 1987-09-18 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0750303A true JPH0750303A (ja) | 1995-02-21 |
JP2803565B2 JP2803565B2 (ja) | 1998-09-24 |
Family
ID=13630148
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6077303A Expired - Fee Related JP2803565B2 (ja) | 1994-04-15 | 1994-04-15 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2803565B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016149502A (ja) * | 2015-02-13 | 2016-08-18 | ローム株式会社 | 半導体装置および半導体モジュール |
US11133228B2 (en) | 2019-03-18 | 2021-09-28 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4837084A (ja) * | 1971-09-03 | 1973-05-31 | ||
JPS4884576A (ja) * | 1972-02-10 | 1973-11-09 | ||
JPS50134774A (ja) * | 1974-04-15 | 1975-10-25 | ||
JPS56114381A (en) * | 1980-02-15 | 1981-09-08 | Toshiba Corp | Semiconductor device |
JPS57153463A (en) * | 1981-02-27 | 1982-09-22 | Westinghouse Electric Corp | Overvoltage protecting device |
JPS5885522A (ja) * | 1981-11-18 | 1983-05-21 | Hitachi Ltd | ポリシリコン層の製造方法 |
JPS61129867A (ja) * | 1984-11-29 | 1986-06-17 | Toshiba Corp | 半導体装置 |
JPS61289618A (ja) * | 1985-06-18 | 1986-12-19 | Canon Inc | 半導体装置の製造方法 |
JPS62177919A (ja) * | 1986-01-21 | 1987-08-04 | モトロ−ラ・インコ−ポレ−テツド | 多結晶半導体層を安定化させる半導体装置及び方法 |
-
1994
- 1994-04-15 JP JP6077303A patent/JP2803565B2/ja not_active Expired - Fee Related
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4837084A (ja) * | 1971-09-03 | 1973-05-31 | ||
JPS4884576A (ja) * | 1972-02-10 | 1973-11-09 | ||
JPS50134774A (ja) * | 1974-04-15 | 1975-10-25 | ||
JPS56114381A (en) * | 1980-02-15 | 1981-09-08 | Toshiba Corp | Semiconductor device |
JPS57153463A (en) * | 1981-02-27 | 1982-09-22 | Westinghouse Electric Corp | Overvoltage protecting device |
JPS5885522A (ja) * | 1981-11-18 | 1983-05-21 | Hitachi Ltd | ポリシリコン層の製造方法 |
JPS61129867A (ja) * | 1984-11-29 | 1986-06-17 | Toshiba Corp | 半導体装置 |
JPS61289618A (ja) * | 1985-06-18 | 1986-12-19 | Canon Inc | 半導体装置の製造方法 |
JPS62177919A (ja) * | 1986-01-21 | 1987-08-04 | モトロ−ラ・インコ−ポレ−テツド | 多結晶半導体層を安定化させる半導体装置及び方法 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016149502A (ja) * | 2015-02-13 | 2016-08-18 | ローム株式会社 | 半導体装置および半導体モジュール |
US10199371B2 (en) | 2015-02-13 | 2019-02-05 | Rohm Co., Ltd. | Semiconductor device and semiconductor module |
US11257812B2 (en) | 2015-02-13 | 2022-02-22 | Rohm Co., Ltd. | Semiconductor device and semiconductor module |
US11495595B2 (en) | 2015-02-13 | 2022-11-08 | Rohm Co., Ltd. | Semiconductor device and semiconductor module |
US11670633B2 (en) | 2015-02-13 | 2023-06-06 | Rohm Co., Ltd. | Semiconductor device and semiconductor module |
US11916069B2 (en) | 2015-02-13 | 2024-02-27 | Rohm Co., Ltd. | Semiconductor device and semiconductor module |
US11133228B2 (en) | 2019-03-18 | 2021-09-28 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
JP2803565B2 (ja) | 1998-09-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0323856B1 (en) | Substrate structure for composite semiconductor device | |
JPS63308387A (ja) | 半導体装置の製造方法 | |
US5296719A (en) | Quantum device and fabrication method thereof | |
US5952679A (en) | Semiconductor substrate and method for straightening warp of semiconductor substrate | |
JP5087834B2 (ja) | 半導体装置の製造方法 | |
JP2649359B2 (ja) | 半導体装置の製造方法 | |
JPH0750304A (ja) | 半導体装置 | |
JPH0750303A (ja) | 半導体装置の製造方法 | |
JP2773221B2 (ja) | 半導体装置 | |
JP3498431B2 (ja) | 半導体装置の製造方法 | |
JP3173114B2 (ja) | 薄膜トランジスタ | |
JP3068814B2 (ja) | 高電圧電力素子の製造方法 | |
US5869372A (en) | Method of manufacturing a power semiconductor device | |
JP4246334B2 (ja) | 電界効果トランジスタ | |
JP3498415B2 (ja) | 半導体装置及びその製造方法 | |
JPH07202185A (ja) | 縦型mosトランジスタの製造方法 | |
JP2922991B2 (ja) | 半導体素子の製造方法 | |
JP2845044B2 (ja) | 半導体装置 | |
JP2557840B2 (ja) | 半導体装置の製造法 | |
JP2916975B2 (ja) | 静電誘導型半導体装置 | |
JP3319430B2 (ja) | 半導体装置の製造方法 | |
JPH0521374A (ja) | 半導体装置およびその製造方法 | |
JPS5968950A (ja) | 半導体装置の製造方法 | |
JPS6226859A (ja) | 縦形半導体装置およびその製造方法 | |
JPS59134823A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980113 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980616 |
|
LAPS | Cancellation because of no payment of annual fees |