JPH07501909A - 多層の３次元構造における電界制御及び安定性強化 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多層の３次元構造における電界制御及び安定性強化発明の背景 開示された発明は、一般的に／％イブリット多層回路構造を意図し、詳細には、 そこに形成された電磁干渉（ＥＭＩ）遮蔽誘電体層を有するノ＼イブリ・ノド多 層回路構造を意図している。

ハイブリット多層回路構造（また）＼イブリ・ノ］・・マイクロサーキ・ノドと して知られている）は、個別の回路デヴアイス間の相互接続およびノ々・ンケー ンを行１．ｓ、一般にその間に配置された導体トレースを有する複数の溶融され た絶縁層力・ら形成された（例えば、セラミック層）一体化多層回路構造を含む 。該個別の回路テ！ヴアイス（例えば、集積回路）は、他の絶縁層により覆われ ないように表面の絶縁層−１−に共通的に取り付けられ、また個別のデヴアイス のキャピティを与えるためにその」−に形成されたダイ・カットアウト（ｄｉｅ 　ｃｕｔｏｕｔ）を有する絶縁層上に取り付けれる。コンデンサや抵抗の如き受 動素子か個別のデ・ブアイスを保持する同一の層上に形成（例えば薄膜工程によ り）されうる。また、薄膜工程により絶縁層間に形成されつる。

異なる層」二の導体およびコンポーネントの電気的相互接続は、絶縁層内へ適当 に配置され、形成され、充満物質を介して導体的に満たされた）＜イアまｊ、： ζよ穴（こより達成され、これにより）＼イアの上また下に延長する層の間の所 定の導体トレースにより導体物質か接触状態にある。

ハイブリット多層回路について考察すべきは、シールド及びノｈイブリ・ノド多 層回路構造（例えば、ＲＦマイクロストリップまたはストリップライン導体）（ こ外部的に発生された電界と内部的に発生された電界との制御である。

ハイプリント多層回路構造における電界制御の既知の技術は、回路導体分離、導 体ノールディングおよび／または）１イブリット多層回路構造の外部的ノく・ソ ケーシング、内部導電性地板を含む。外部シールデイングは代表的な変更におり ）で重要なコストか加算される。さらに、絶縁の要求は、接地／シールド回路電 流力・付加的なカップリグを誘導する導体シールドによりいつも現実的には達成 されない。

この問題は、ＲＦＮ力回路においてはさらに難しくなる。

導体シールデイングについていの主な考察は、電界および誘導導体電流か内外の 干渉よびフィードバックの制御において４膚されなければならないことである。

電界と導体との間の非直交相互作用は導体の誘導電流を結果として生しさせる。

誘導電流は電界と同し周波数で変化し、ＲＦ周波数で結果信号は容易に制限でき ず、導体に部分近い導体である回路に容易に結合できる。導体か接地、電力また はシールド板である場合は、誘導信号はプラスチック要素を通って回路事実上と の部分にも結合される。これは、典型的に短い、低いインピーダンス、リターン バス、分離された局部的シールディング、“ポイント接地”および変更された回 路配置の結合により制御される。主な困難性はＲＦ接地回路か容易に予期されず 、測定されないことである。この困難性は特定の誘導電流制御方法か経験的に決 定されければならないことを意味する。

発明の概要 従って、多層回路構造の肝要の電界遮蔽構造を提供することは有益である。

先述および他の利益は、誘電性電界制御層の誘電率か基本基板絶縁層の誘電率と 異なる一体化多層回路構造の層に誘電性電界制御層を協動させる本発明により提 供される。

図面の簡単な説明 開示された発明の利益および特徴は、図面とともに読む時に以下の詳細な説明か ら当業者により容易に理解されよう。

図１は、」−下の高誘電率電界層を含む本発明に係る一体化多層回路構造の概略 部分的立体図。

図２は、埋め込まれた高誘電率電界制御層と上下の高誘電率層とを含む本発明の 一体化多層回路の概略部分的立体図。

図３は、誘電性電界制御層を、構造に一体化されたコンデンサのための誘電物質 として用いることを図解する、本発明の他の一体化多層回路構造の概略部分的立 体図。

図４は、電界制御層による複数の回路の隔離と、構造に一体化されたコンデンサ のための誘電物質としての誘電性電界制御層の使用とを描いた本発明の一体化多 層回路構造の概略部分的立体図。

図５は、電界制御層による雑音回路の隔離を描いた本発明の一体化多層回路構造 の概略部分的立体図。

図６Ａおよび６Ｂは、電界制御層による放射回路の隔離を描いた本発明の一体化 多層回路構造を概略的に示す。

図７および８は、高誘電率及び低誘電率の電界層を含む本発明の一体化多層回路 構造の概略部分的立体図。

即−ｊ（１しＥユ■−二豪Ｌ−朋 次の詳細な記述といくつかの図面において、類似の要素は同一の参照番号で識別 される。

本発明に従う誘電性電界制御層はその外側に設けられた各種の個別回路を相互接 続するために利用される一体化多層回路構造で実現される。一体化多層回路構造 は複数の絶縁層（例えば、セラミックを含む）、絶縁層間に配設された導電トレ イスおよび、幾つかの埋設要素（例えば、絶縁層の頂部に形成されそれに重なる 絶縁層により覆われた素子）と共に一体的に溶融されて一体化多層回路構造を形 成するように処理される。典型的には、個別の回路は一体化構成の後に一体化多 層回路構造の外側に設けられ電気的に接続される。

本発明によれば、絶縁層の誘電率よりも高い又は低い誘電率を有する誘電性電界 制御層か多層回路構造の中に組み込まれている。また、混合配置された高誘電率 及び低誘電率の層の多重層か、隔離効果を増加するために利用される。例示の方 法では、多層回路構造の基本絶縁層は、約７または８の処理され焼成（ｆ　ｉ　 ｒｅｄ）された誘電率を有するデュポン８５１−ＡＴ基板材料を含むことかでき る。

本発明による高誘電率電界制御層は約１００の処理され焼成された誘電率を有す るエレクトロ・サイエンス・ラボラトリのＥ　Ｓ　Ｌ−Ｄ　１．２１−　ＣＴを 含むことかできる。

ここで使用されるように、「高誘電率電界制御層」または［高誘電性電界層ｊほ 、誘電層を含む回路構造の基本絶縁層の誘電率よりも高い誘電率を有する誘電層 を意味する。また、「低誘電率電界制御層」または「低誘電性電界層」は、誘電 層を含む回路構造の基本絶縁層の誘電率よりも低い誘電率を有する誘電層を意味 する。

例えば、セラミックの一体化多層構造では、本発明による誘電性電界制御層は、 例えば低温及び高温のコファイアド（ｃｏｆｉｒｅｄ）セラミック工程により、 構造の基本絶縁層と一体的に形成された誘電性テープ層を含む。

本発明によると、高誘電率電界制御層は、一体化多層回路構造において電界を制 御し、ＥＭＩを最小化し、回路／環境の相互作用およびバラノテイツク（ｐａｒ ａｓ　ｉ　ｔ　ｉ　ｃｓ）を最小化する。高誘電率電界制御層は、一体化多層回 路構造を作る工程によって実現されるものであって、パラシティツクか設計工程 において一層良く規制され調整されることかできるように比較的均一の背景で多 層回路構造（絶縁層および導体）の構成要素を提示するために使用され得る第２ の誘電媒体を与える。電界制御層は多層回路構造の外部の環境への感度を低減さ せ、周知のＥＭＩ制御技術と連携（７て使用され得る。

本発明による誘電性電界制御層用の位ｌと材料の選択は、例えば、回路の幾何形 状、動作周波数、電力レベルなどを含む特定のアブリケーンヨンの特性の大きく 依存する。任意の数の異なる誘電層材料を特定のアプリケーションにおいて使用 され得るか、価格を４膚すると典型的には最大２に制限される。

誘電性電界制御層はＶＩＩＦ周波数およびそれ以上を利用する回路において非常 に役立つ。しかし、誘電性電界制御層は、基板内の導体と外部環境との間の容量 性分割器の効果を与える低周波数アプリケーションの利益がある。このようなア ブリケーンヨンにおける誘電性電界制御層は典型的には基本基板絶縁層の誘電率 よりも低い誘電率を有するので、基板内の導体と外部環境との間の有効ＤＣ容量 か減少する。

高周波数（マイクロ波およびミリメータ伎を含む）アプリケーションのために、 適切な電界制御層パターンおよび材料の決定は、伝送線および分布効果が４膚さ れなければならないので一層複雑である。この場合、隔離（または結合）効果は 、異なる誘電材料によって回路に存在するインピーダンスの差から主に生じる。

基本基板絶縁層の誘電率よりも高い誘電率を持つ誘電性電界制御層は最も頻繁に 使用されるか、高誘電性層の存在は導体間および基板回路と外部環境の間の総合 ＤＣ容量を増加する。別の隔離構造（導電性地板を含む）及び電界制御層は、特 定の基板の３次元モデルを構成し、存在する電界を計算することにより最適に決 定される。隔離構造が対で付加され、その性能、大きさ及び位置は、反復される 最適化工程によって変更されて、特定のアブリケーンヨンのための所望の電界／ 回路隔離を達成する。この機能を達成し最上のＣＡＤワークステーション（ＳＵ Ｎ３ｐａｒｋｌｌのような）を実行するソフ）・ウェアは、ヒコーレットバツカ ード社による「高周波数構造シミュレータ」およびアンソフト社による「マック スウェル」を含む。

図１には、Ｌ１〜Ｌ８の複数の層を含む多層回路構造の概略か図解されており、 最上位の層ｒ、■と最下位の層Ｌ８とは高い誘電率を有する電界制御層１３から 成り、中間の層Ｌ２〜Ｌ７は基本基板絶縁層から成る。図中で電界制御層を容易 に識別できるように、基本基板絶縁層には影を付けず、電界制御層には影を付け である。たとえば厚膜導電層から成る地板１５は、底部の基本絶縁層Ｌ７とその 上の絶縁層Ｌ６との間に配置されている。多層回路構造の絶縁層の間には、図１ に概略を示した層とバイア充填材１９との間のメタライモーションをたとえば含 む電気回路パターンか形成される。メタライモーション、）＜イア充填材、電気 回路パターンのその他の構成要素によって、ユニタイズされた多層回路構造を作 成するのに用いられるプロセスと適合する抵抗、コンデンサ、インダクタ等の電 気的素子か形成される。

図１には特に示されていないが、特に局所化された導電性シールドを本発明の誘 電性シールドに加えて用いることもてきることを理解すべきである。また、地板 は、高誘電率を有する層１３の底部に配置することも可能であることを理解すべ きである。これらの構造は図２に示してあり、以下で説明する。

図２には、Ｌ１〜Ｌ１４から成る本発明による一体化多層回路構造の概略か示さ れているか、層Ｌ１と層Ｌ　１４とはこの構造の最上部と最下部において高い誘 電率を有する電界制御層から成り、層Ｌ５と層ＬＩＯとはこの構造の中に埋め込 まれて内部化され高い誘電率を有する電界制御層から成り、残りの層は基本絶縁 層から成る。以下で詳細に説明する理由により、高誘電率を有する層であるＬｌ 、Ｌ５、ＬＩＯ１■、１４は、この多層回路構造の垂直の対称面Ｓに関して対称 である対として配置されている。

本発明による高い誘電定数を有する電界制御層は、多層回路構造に含まれる基本 絶縁層と同し態様で空洞開口又はノ１イア開口を含むことがあり、この空洞開口 は、個々の素子か従来の設計に従って配置され得る空洞のセクションを形成し、 バイア開口はバイア充填材て充填される。高い誘電率を有する層における開口（ ま、結果的に、この高い誘電率を有する層の有効性を減少させることを理解すべ きである。本発明による高誘電率電界制御層は、多層回路構造内に含まれる基本 絶縁層と同し態様で、受動素子、導電性トレース、導電性シールドを用いてプリ ントされ得る。

図３には、Ｌｌ〜ｌ−７の複数の層を含む多層回路構造の概略か図解されて０る か、最上位の２つの層Ｌ１、Ｌ２と最下位の２つの層Ｌ６、Ｌ７とは高０誘電率 を有する電界制御層１−３から成り、中間の層Ｌ３〜Ｌ５は基本基板絶縁層力・ ら成る。図３の構造は、多層回路構造に一体化されたコンデンサの実現のための 電界制御層の使用を図解している。最上部の外部地板２１は、導電性／＼イア２ ３＋こよって層Ｌ２の上に形成された埋め込み地板２５に導電的に接続され、最 下部の外部地板２７は、導電性バイア２９によって層Ｌ５の上に形成された埋め 込み地板３１と埋め込み地板２５とに導電的に接続される。導電性）＼イア２９ は、誘電層Ｌ２、Ｌｌを通過して誘電層Ｌｌ上に形成されたＤＣリターン・ノく ・ノ）・３３まて伸びる。誘電層Ｌ２上に形成された埋め込みＤＣ入力端子板３ ５と、誘電層１７上に形成された更なる埋め込みＤＣ入力端子板３７とは、誘電 層Ｌ２、ＬＬを通過して誘電層Ｌｌｌ二に配置されたＤＣ人カバｙＦ’４１まで 伸びる導電性ノ＼イア（こよって導電的に相互接続されている。一体化されたコ ンデンサは、ＤＣ入力電圧板３５と地板２１．２５とによって形成された平行コ ンデンサと、ＤＣ入力電圧板３７と地板２７．３］とによって形成された平行コ ンデンサとである。高１．１誘電率を有する電界制御層を一体化されたコンデン サのための誘電材料として用（することによって、コンデンサを、同しキヤパシ タンスの値では不可能なほど著しく小型にすることかできる。しかし、この電界 制御層によって得られる電界の制御及び隔離の機能は全キャバンタンスの若干の 犠牲を必要とすることを理解すべきである。これは、コンデンサの極板における 導電性エリアの一部の局所的除去力（必要になる場合があるからである。

次に図４を参照すると、これには、基板層Ｌ１〜Ｌ２０を含む多層回路構造を概 略的に示している。例示的な１例として、互いに隔離する必要がある３つの別個 の回路は、層Ｉ、１〜Ｌ６と、層Ｌ８〜Ｌ１２と、層Ｌ１６〜Ｌ２０とに、それ ぞれ配置しである。層Ｌ１２．Ｌ１４．Ｌ１５は、誘電性電界制御層であり、こ れらは、例えば、その底部の回路とその中間の回路との間に適切な隔離を与える ように定めである。誘電性電界制御層を多層回路構造の垂直対称軸Ｓｉこ関して 対称に分布させるという要求の結果として、層Ｌ６．　Ｉ、７及びＬ９は、誘電 性電界制御層でなければならない。層Ｌ６．Ｌ７かその中間の回路と頂部の回路 との間に適切な隔離を与えるという例のためには、誘電性電界制御層Ｌ９は、本 回路構造のその中間回路を含む部分内にあり、従って一体化されたコンデンサ（ これのプレー１へは層Ｌ９及びＬＩＯ上に来ることになる）用の誘電体としてう まく利用することかできる。図３で前述したように、そのような一体化コンデン サは、これと同しキヤパシタンス値のその他の方法によるコンデンサと比へ、か なり小さなものとなる。誘電性電界制御層Ｌ９内の外部からアクセス可能な埋め 込み形のコンタクト５１は、本発明による電界制御層か本回路構造の基本的な絶 縁層と同し形態のコンタクトを含むことかできるということを更に例示するため ζこホしである。

次に図５を参照すると、これに概略的に示した多層回路構造は、基板層Ｌ］〜Ｌ ＩＯと、これら層の上に形成した、互いに隔離する必要かある回路とを含んでい る。例示的な１例として、スパーク・ギャップを含む雑音回路は、多層回路構造 の頂部部分内で実現し、そして別の回路を、その多層回路構造のそれより下側の 部分内で実現する。層Ｌ５．Ｌ６は、それら２つの回路間の隔離を提供し、従つ て、本回路構造の垂直対称面Ｓの回りに対称に配置する。この電界制御層を貫通 する信号接続及びグランド接続を例示するため、導電性バイア６３が、層Ｌ　４ −にに形成した地板６５と、層Ｌ７上に形成した地板６７とを中間接続し、そし て導電性バイア６９は、上記２つの回路間の信号中間接続を与える。

次に、図６Ａ及び図６Ｂを参照すると、これに概略的に示している多層回路構造 は、基板層Ｌ１〜Ｌ８を含み、そしてまた本回路構造の外側に配置した放射器と 、これに関係した本多層回路構造と一体の回路との間の隔離を提供するように構 成しである。マイクロストリップ・パンチ・アンテナ８１（これは印刷した厚い 導体区域から成る）は、層Ｌｉ上に形成し、そしてフィード線８３に接続してあ り、またそのフィート線８３は、層し４〜Ｌ　１を貫通して延在した制御インピ ーダンス・バイア８５のスタフ・夕に接続している。反射器８７（これもまた厚 い導体区域とすることかできる）は、層Ｌ２上に形成する。層１，３は、高誘電 率電界制御層であり、従って上記アンテナのための関係する回路は、電界制御層 Ｌ３より下て層Ｌ４〜Ｌ８−ヒにおいて実現することかできる。また、層Ｌ６も 、垂直対称面Ｓのまわりに対称の高誘電率層である。

更に、本発明によれば、誘電性電界制御層は、低誘電体層のみて、あるいは高誘 電率層と低誘電率層との混合より構成することかできる。

図７を特に参照すると、これには、本発明による一体化多層回路構造を概略的に 示してあり、この構造は、層Ｌ１〜Ｌ１４を含んていて、層Ｌｌ、Ｌ１４は本構 造の頂部上と底部上の高誘電率電界制御層で構成し、層Ｌ２及びＬ１３は低誘電 率電界制御層で構成し、そして残りの層は基本絶縁層で構成している。更に別の 実現例としては、層Ｌ２．Ｌ１３は高誘電率電界制御層で構成し、層Ｌ１及びＬ 　１４は低誘電率電界制御層で構成し、そして残りの層は基本絶縁層で構成して いる。

次に図８を参照すると、これには、本発明による一体化多層回路構造を概略的に 示（７てあり、このこの構造は、層Ｌ１〜Ｌ１４を含んでいて、層ＬＬ、Ｌ３゜ Ｌ１２及びｌ、１４は高誘電率電界制御層で構成し、層Ｌ２及びＩ−１３は低誘 電率電界制御層で構成し、そして残りの層は基本絶縁層で構成している。

混合配置された電界制御層を含む回路構造の更に別の例は、図４の構造に対する 変更例であり、これでは、層Ｌ６及びＬ　ｉ　５は低誘電体層で構成するが、あ るいは層Ｌ７及びＬ１４を低誘電体層で構成するようにする。

本発明による上記の高誘電率層と混合式混合低高電率層は、多層回路構造内に含 む絶縁層の場合と同し方法で、キャビティ開口又はバイア開口を含むようにする ことかでき、この場合、キャビティ開口は、その中に個別の素子を在来設計に従 って配置することかできるキャビティの各区画を形成し、そしてバイア開口には 、バイア充填材料を充填する。尚、高誘電率層内の開口は、その高誘電率層の有 効性を幾分か低トさせることになる。また、本発明によるこの高誘電率層と混合 式混合低高電率層には、受動素子、導電性トレース、及び導電性シールドを、多 層回路構造内に含む基本的な絶縁素子と同し方法で印刷することができる。

本発明に係る回路構造は、製造プロセスにおいて適合性のある異なる材料の異な るテープで実現することかできる。これは、異なるテープか共通の温度、圧力及 び時間を含む共通の積層プロセスを取り扱わなければならないことを意味する。

また、異なるテープは、単一の構造からなるか故に、共通のバーンアウト（ｂｕ ｒｎ−ｏｕｔ）及び焼結プロフィールを用いることを許容する適合性焼結特性及 び焼結率を持つ。更に、異なるテープは相互に、及び、特定の製造プロセス（例 えばＬＴＣＣやＨＴＣＣ）に用いられる導体インクや抵抗インク等の他の全部の 材料とも適合性のある化学構造を持たなければならない。最後に、異なるテープ は、処理期間における適合性のある収縮性と、熱膨張を含む完成品としての適合 性のある特性を持たなければならない。

異なるテープの収縮性について特に述へると、処理期間における収縮性は高誘電 率テープ層と基本セラミック・テープ層とである程度異なるので、一般的には、 基板の中心に関して対称な形状に高誘電率層を配置することか必要である。収縮 率の差は基板に力を及はすので、平衡か取れていないならば、基板を歪ませてポ テトチップに似た形にしてしまう。対称的な形状は、例えば、基板の高さ及び厚 さの中心（高さ及び厚さの中心は、図２、図４、図６、図７に示す垂直な対称面 に対応する）の上下に対称的に偶数の高誘電率層を配置することにより達成する ことかできる。収縮性を同しにすることを４膚すると、対称な層の対は、厚さか 同して、同一の材料で形成されなければならない。

また、収縮性を同じにすることを考えると、低誘電率層も、基板の高さ及び厚さ の中心の上下に対称的に配置されなければならない。

以上、基本絶縁層と、該基本絶縁層の誘電率とは異なる誘電率を持つ誘電性電界 制御層とを備え、誘電性電界制御層の組み込みを一体化多層回路構造を形成する ための従来のプロセスにより達成する一体化多層回路構造か開示された。誘電性 電界制御層は多層回路構造内の電界を制御し、また、基板内の回路に対して実質 的に均一の環境を提供することによって回路の安定性を与える。

以−Ｌは、本発明の特定の実施例の記述と図解であり、種々の修正、変更は、以 下の特許請求の範囲によって定義される発明の範囲及び精神から逸脱することな く、当業者によって容易に行われ得る。

Claims (6)

【特許請求の範囲】
1. １．第１の誘電率の複数の絶縁層と、 前記絶縁層と混合配置されて層状積層体を形成する複数の誘電性電界制御層であ って、前記第１の誘電率とは異なる誘電率を持つ誘電性電界制御層と、を具備す る多層回路構造。
2. ２．前記複数の誘電性電界制御層が、前記第１の誘電率よりも大きい誘電率を持 つ複数の高誘電率層を含む請求項１記載の多層回路構造。
3. ３．少なくとも１つの前記高誘電率層の上に形成された少なくとも１個のコンデ ンサを更に備える請求項２記載の多層回路構造。
4. ４．前記高誘電率層が、前記絶縁層と前記誘電性電界制御層との積層体の中心に 関して対称的に配置されている請求項２記載の多層回路構造。
5. ５．前記複数の誘電性電界制御層が、前記第１の誘電率よりも小さい誘電率を持 つ複数の低誘電率層を含む請求項１記載の多層回路構造。
6. ６．前記低誘電率層が、前記絶縁層と前記誘電性電界制御層との積層体の中心に 関して対称的に配置されている請求項５記載の多層回路構造。