JP3559810B2 - 差動減衰器 - Google Patents

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    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に、差動減衰器に関し、特に、二重の用途の埋め込み層を有する低温焼成セラミック基板上に形成された高速差動減衰器に関する。
【０００２】
【従来の技術】
種々の形式の誘電体材料を用いて、電子応用の基板を形成している。ハイブリッド電子回路に利用される一般的な材料の１つは、アルミナ・セラミック材料であり、基板の上面には、従来の厚膜抵抗器又は薄膜抵抗器や金属被覆が形成される。アルミナ・セラミック基板の利点は、熱導伝性であり、基板上に取り付けられた集積回路が発生する熱を散逸させるのを助ける。
【０００３】
差動プローブ、オシロスコープの入力などに用いる典型的な高速差動減衰器回路は、近接されて配置された第１及び第２の並列抵抗・コンデンサ分圧回路網を具えている。分圧回路網の各々の入力ノードは、被測定装置からの差動入力信号の１つを受け、これら分圧回路網の各々の中央分岐出力ノードは、差動緩衝増幅器に結合されている。各分圧回路網の他の端部は、電気的な接地に結合されている。集積され、レーザ・トリミング可能なコンデンサ及び抵抗器を有するモノリシック基板から、減衰器回路の全体を構成するのが望ましい。これにより、回路のサイズを小さくでき、減衰器対の隣同士のマッチングを改善できる。広帯域及び小さなサイズを維持するには、アクティブ差動入力緩衝集積回路（ＩＣ）が、減衰器の直ぐ隣で基板に取り付けられ、ワイヤ・ボンド又は他の手段により減衰器に電気的に接続される。プローブ及び類似の回路において、基板は、通常、金属管、又は、いくつかの他の形式の電気シールドに対して完全に又は部分的にその内側に又はその近傍に配置される。
【０００４】
アルミナ・セラミック基板を高速差動減衰器の組み立てに用いる際、このアルミナ・セラミック基板には多くの欠点がある。アルミナ・セラミック基板は、典型的には、従来の薄膜又は厚膜の抵抗器や金属被覆を有する材料の比較的厚い断片であり、内部層がない。トリミング可能な分路コンデンサは、材料の都合上、適切な厚さでなければならない誘電体層として基板全体を用いて形成する。コンデンサの周辺（フリンジング）のために、かかるコンデンサのトリミングの範囲は、そのコンデンサ全体と比較して小さい。これにより、容量が希望よりも大きくなり、良好な生産に対して必要とするよりもトリミング範囲が少なくなる。誘電体としての全基板を用いて入力コンデンサを設計することは困難である。これは、コンデンサが組み立ての変化に微妙なためであり、各減衰器の脚部における複数のコンデンサをマッチングさせることが困難である。たとえ、この点が克服できても、フリンジングによる基板の厚さ及び誘電率の変化によって、直列コンデンサと分岐コンデンサとの比が依然影響される。一層典型的な場合には、入力コンデンサを、アドオン表面実装部品の如き他の手段や、他の層（厚膜クロスオーバー誘電体など）を用いて形成する。この場合、コンデンサ比に、固有の追従が存在しない。
【０００５】
差動減衰器にアルミナ・セラミック基板を用いる他の欠点は、減衰器の同相抑圧比（ＣＭＲＲ）が劣化することである。アルミナ・セラミック基板上に設けた減衰器の大形で大容量のフリンジングにより、外側の管、入力ピン又は他の機械的な構造に対する基板の位置のわずかな変化により、交流ＣＭＲＲが劣化する。高い直流入力インピーダンスに必要な比較的大型で高い値の抵抗器と、差動減衰器の正側及び負側の間に結合されたコンデンサとにより、周波数応答が悪くなり、差動応答及びＣＭＲＲの両方を劣化させる。この周波数応答が悪くなる現象は、標準のトリミング可能なコンデンサ又は抵抗器では補償できず、ＣＭＲＲに固有の限界が生じる。
【０００６】
また、低温焼成セラミック（ＬＴＣＣ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃ）材料を用いて、電子応用のための誘電体基板も形成されている。ＬＴＣＣ材料の利点は、抵抗、コンデンサ、インダクタ、変圧器などの埋め込み材料を基板内に形成できることである。アメリカ合衆国特許第５６０４６７３号は、電力変換用の低温焼成セラミック基板を開示している。この低温焼成セラミック基板は、多くの層を有し、種々の金属化導体をこの基板の外側面に有すると共に、種々の基板内側層も有する。集積回路が配置される空洞を形成する際、この空洞の直下の基板内に形成される熱ビア（通路）を有する場合と有さない場合とがある。ヒートシンクは、基板の下部に位置決めされ、この基板は、熱ビアと一致して、基板上に形成された電子回路用の熱管理を行う。代わりに、集積回路素子を基板の上面に配置して、熱ビアを集積回路位置の真下に形成してもよい。ヒートシンクを受ける基板の対向側から、基板に空洞を形成する。熱管理のために、集積回路素子の下の熱ビアとヒートシンクが一致する。さらに別の従来例では、例えば、アメリカ合衆国特許第５３８６３３９号に記載のように、基板内に形成された穴に配置された高熱導伝性ＬＴＣＣテープを用いて、低温焼成セラミック基板内の本来の位置にヒートシンクを形成している。
【０００７】
種々のストリップ・ライン・コンポーネント及び受動素子は、特定の回路設計の要求に応じて、低温焼成セラミック基板に形成されている。例えば、コンデンサは、２個の平行な導電プレート構造体を配置することにより形成できる。なお、これらプレート構造体は、互いに隣接しており、低温焼成セラミック層が間に入って分離されている。導電ビアを用いて、これらプレートを、基板内の他の埋め込みコンポーネント上の基板の表面上のコンポーネントに接続できる。
【０００８】
上述の焼成セラミック構造体の欠点は、適切な電圧を集積回路素子に供給する際に、その素子が発生した熱の管理を行わなければならないことである。一般的に、表面実装集積回路素子の底面は、電圧入力リードとして作用する。従来技術では、ヒートシンク及びビアを介して、このリードを接地電位に結合している。しかし、差動入力プローブ用の高速差動減衰器のアプリケーションにおいては、差動緩衝増幅器の底部の電圧入力リードは、負電圧源の如きある電圧レベルに設定される一方、ヒートシンクを接地電位に設定する必要がある。ヒートシンクを集積回路素子の底部の電位に結合するには、この電位をプローブの表面に配置する。
【０００９】
【発明が解決しようとする課題】
容量フリンジングを減らして減衰器のコンデンサのトリミング範囲を改善すると共に、応答及び同相抑圧比を改善する誘電体基板を用いて高速差動減衰器の設計が必要とされている。この減衰器の設計は、基板の厚さ及び誘電率の変動や、電気シールドや他の機械的構造に対する基板の位置決めに対して、減衰器が敏感でないようにしなければならない。さらに、差動緩衝増幅器の底面の電圧入力リードが非接地電位の電圧源に結合できると共に、ＩＣ素子が発生する熱に対する熱管理を行えるＬＴＣＣ基板構造体を用いた減衰器の設計が必要とされている。かかる設計には、基板の大きさ全体に対して与える影響が最小でなければならない。また、この減衰器の設計は、配置、基板構造体の上及びその中に形成された種々のコンポーネントとの接続に柔軟性がなければならない。さらに、熱管理構造体の要素をコンポーネント構造体と組み合わせて、基板の大きさを最小に維持する必要がある。
【００１０】
したがって、本発明は、容量フリンジングを減らしてコンデンサのトリミング範囲を改善できると共に、応答及び同相抑圧比も改善でき、基板の厚さ及び誘電率の変動及び電気シールドや他の機械的構造に対する基板の位置決めに対して減衰器が敏感ではなく、差動緩衝増幅器の底面の電圧入力リードを非接地電位の電圧源に結合でき、ＩＣ素子が発生する熱の管理を行え、基板の大きさ全体に対して与える影響が最小で、配置、基板構造体の上及びその中に形成された種々のコンポーネントとの接続に柔軟性があり、熱管理構造体の要素をコンポーネント構造体と組み合わせて基板の大きさを最小にできる差動減衰器を提供するものである。
【００１１】
【課題を解決するための手段】
本発明による高速差動減衰器は、夫々が上面及び底面を有する第１及び第２誘電体層（５０、６８）を有する低温焼成セラミック基板上に形成されている。第１誘電体層（５０）の上面には、電位リード（５２）が形成され、集積回路素子（５４）を受ける。この集積回路素子の底面は、この集積回路素子用の電圧入力リードである。第１及び第２の並列抵抗・コンデンサ分圧回路網（１２、１４）は、基板の一部として形成されており、分圧回路網の各々は、第１及び第２の並列抵抗器（１６、２４／２０、２８）及び並列コンデンサ（１８、２６／２２、３０）を有する。各分圧回路網（１２、１４）は、入力ノード（３２、３４）と中央分岐出力ノード（３８、４０）とを有し、各入力ノードは、入力信号を受けるように結合されており、各出力ノードは、集積回路素子（３６、５４）の入力端に結合されている。さらに、各分圧回路網は、第１及び第２導電要素（６４、８２／６６、８４）を有し、これら導電要素は、第１及び第２コンデンサ用の第１容量プレートとして機能し、第１誘電体層の上面に形成されている。第３導電要素（７０／７２）は、第１及び第２誘電体層の間で、各分圧回路網の第１導電要素の下に配置され、第１コンデンサ用の他の容量プレートとして機能する。第１及び第２導電要素は、電気的導電体（７８／８０）により互いに電気的に結合されているか、又は、単一のプレート要素である。第４導電要素（１０２）は、第１及び第２誘電体層の間で、分圧回路網の第２導電要素及び電位リードの下に配置されており、分圧回路網の第２コンデンサの他の容量プレートとして機能すると共に、ヒートシンク層としても機能する。第１及び第２導電性ビア（７４、７６）は、分圧回路網の入力ノードに夫々結合されると共に、第３導電要素の各々にも結合される。少なくとも１個の第１熱導伝性ビア（１０４／１１０）は、第２誘電体層の上面及び底面の間で電位リードの下に形成され、誘電体層間に配置された第４誘電体要素に熱的に結合される。
【００１２】
本発明の好適実施例において、高速差動減衰器は、電位リードの下で、配列パターンに形成された複数の熱導伝性ビア（１０４）を具えている。ヒートシンク（１０８）は、第２誘電体層の底面近傍に配置されており、単一又は複数の熱導伝性ビアに熱的に結合されている。本発明の好適実施例において、導電パターン（１０６）が第２誘電体層の底面に形成されており、この導電パターンが単一又は複数の熱導伝性ビアに熱的に結合する。ヒートシンク（１０８）を第２誘電体層の底面の近傍に配置し、導電パターン（１０６）に熱的に結合する。単一又は複数の熱導伝性ビアは、好ましくは、筒状に形成され、金などの高い熱導電材料が充填されたボアで形成されている。単一又は複数の熱導伝性ビアは、電気的導電性であることが好ましい。
【００１３】
分圧回路網の各々は、従来の厚膜又は薄膜プロセスを用いて、第１誘電体層の上面に形成された抵抗器を有する。第１及び第２誘電体層の間に配置された第４導電要素（１０２）は、接地電位に結合され、分圧回路網の各々に対して接地ノードを与える。電位リード（５２）は、負電位に結合される。
【００１４】
好ましくは、第１誘電体層の厚さは、０．００４インチ（０．１０１６ｍｍ）のレンジであり、第２誘電体層の厚さは、０．０２５インチ（０．６３５ｍｍ）のレンジである。導電要素の厚さは、０．０００５インチ（０．０１２７ｍｍ）のレンジである。配列内の熱導伝性ビアの各々の直径は、０．０１０インチ（０．２５４ｍｍ）のレンジであり、中心から中心の間隔は、０．０２０インチ（０．５０８ｍｍ）のレンジである。
【００１５】
本発明の目的、利点及び新規な特徴は、添付図を参照した以下の説明から明らかになろう。なお、本明細書での上や底などの相対的な用語は、添付図を基準にしているが、低温焼成セラミック基板構造体の向きを変えることにより相対的な用語も変わるので、これら用語は、特許請求の範囲を含めて絶対的な意味で用いるものではない。
【００１６】
【発明の実施の形態】
図１は、本発明による高速差動減衰器１０の簡略化した回路図である。この差動減衰器１０は、第１並列抵抗・コンデンサ分圧回路網１２と、第１並列抵抗・コンデンサ分圧回路網１４とを有する。これら分圧回路網１２及び１４の各々は、並列結合の入力抵抗器・コンデンサ対１６、１８及び２０、２２を夫々具え、これら入力抵抗器・コンデンサ対は、並列結合の分路抵抗器・コンデンサ対２４、２６及び２８、３０に夫々直列結合される。入力抵抗器・コンデンサ対１６、１８及び２０、２２の各々は、夫々の入力ノード３２及び３４にて差動入力信号の１つを夫々受けると共に、中央分岐出力ノード３８及び４０を夫々介して、差動緩衝増幅器３６の差動入力端に信号を供給する。分路抵抗器・コンデンサ対各々は、電気的接地に結合される。
【００１７】
図２は、本発明による低温焼成セラミック（ＬＴＣＣ：ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｃｏ−ｆｉｒｅｄ ｃｅｒａｍｉｃ）基板上に実現された高速差動減衰器の平面図である。図３は、図２の線Ａ−Ａ’に沿った側部断面図である。この図３から判るように、基板構造体は、誘電体ＬＴＣＣ材料の個別の層で形成された多層構造である。基板構造体は、好ましくは、デュポン９５１型ＬＴＣＣ材料を用いて実施されるが、このデュポン９５１型ＬＴＣＣ材料に類似した特性の他のＬＴＣＣ材料を等価的に本発明に用いてもよい。基板構造体は、第１誘電体層５０を有するが、この第１誘電体層５０の上に、並んだ第１及び第２並列抵抗・コンデンサ分圧回路網１２及び１４の一部が形成される。電位リード５２は、分圧回路網１２及び１４に隣接する上面に形成され、集積回路（ＩＣ）素子５４を受ける。好適実施例において、ＩＣ素子５４は、差動入力緩衝増幅器であり、その底面に形成された電圧入力リードを有する。分圧回路網１２及び１４、並びに関連した要素は、好ましくは、既知の厚膜プロセスを用いて形成する。代わりに、既知の薄膜プロセスを用いてもよい。
【００１８】
第１誘電体層５０の上面の上の入力導体５６及び５８は、各差動入力信号を、分圧回路網１２及び１４の入力抵抗器１６及び２０並びに入力コンデンサ１８及び２２の入力側に、入力ノード３２及び３４として機能する端子パッド６０及び６２にて結合する。入力コンデンサ１８及び２２は、第１誘電体層５０の上面に形成され、コンデンサの一方のプレートとして機能する第１導電要素６４及び６６を夫々有する。第１誘電体層５０及び第２誘電体層６８の間に、コンデンサ１８及び２２の他のプレートとして機能する第３導電要素７０及び７２を夫々設ける。各分圧回路網に対して２個が示されている導電ビア７４及び７６は、第１誘電体層５０内に形成されて、入力信号をコンデンサ１８及び２２の各プレートに夫々供給する。第１誘電体層５０の上面の入力コンデンサ１８及び２２の第１導電要素６４及び６６の各々は、導体７８及び８０を介して、第２導電要素８２及び８４の各々に夫々電気的に結合される。これら第２導電要素８２及び８４は、分路コンデンサ２６及び３０の一方のプレートとして夫々機能する。
【００１９】
中央分岐出力ノード３８及び４０として機能する端子パッド８６及び８８の各々は、分路抵抗器２４及び２８の一端を、第２導電要素８２及び８４並びに入力抵抗器１６及び２０に夫々結合する。分路抵抗器２４及び２８は、接地導体又は埋め込みビア（図示せず）を介して接地に結合される。代わりに、分路抵抗器２４及び２８の接地側を非接地として、差動緩衝増幅器ＩＣ５４に入力として結合してもよい。分路コンデンサ２６及び３０の第２導電要素８２及び８４は、出力パッド９０及び９２に夫々結合される。ワイヤ・ボンド９４及び９６は、中央分岐出力ノード３８及び４０を、差動緩衝増幅器ＩＣ５４の入力パッド９８及び１００に結合する。代わりに、導電要素６４及び８２並びに導体７８と、導電要素６６及び８４並びに導体８０とを、単一のレーザ・トリミング可能な導電要素として形成してもよい。第４導電要素１０２は、第１誘電体層５０及び第２誘電体層６８の間で、導電要素８２及び８４並びに電位リード５２の下に配置される。第４導電要素１０２は、分路コンデンサ２６及び３０用の他のプレートとして機能すると共に、ＩＣ５４が発生する熱に対して熱管理を行う熱伝達層としても機能する。
【００２０】
本発明の好適実施例において、熱導伝性ビア１０４のマトリクスは、第２誘電体層６８の上面及び底面の間で、電位リード５２の下に形成される。これらビア１０４は、第４導電要素１０２と、第２誘電体層６８の底面の熱導伝性パターン１０６とに熱的に結合している。ヒートシンク１０８は、第２誘電体層６８の底面近傍に設けられ、熱導伝性パターン１０６に熱的に結合される。ビア１０４は、好ましくは、第２誘電体層６８内に形成された筒状のボアであり、これらボアの直径は、０．０１０インチ（０．２５４ｍｍ）のレンジであり、中心から中心の間隔は、０．０２０インチ（０．５０８ｍｍ）のレンジである。これらビア１０４は、好ましくは、金の如く熱導電性の高い材料が充填されている。さらに、ビア１０４、熱導伝性パターン１０６、及びヒートシンク１０８は、好ましくは、導電性である。厚膜被覆（ディポジット）要素は、好ましくは、０．０００５インチ（０．０１２７ｍｍ）のレンジである。第１誘電体層５０の厚さは、０．００４インチ（０．１０１６ｍｍ）のレンジであり、第２誘電体層６８の厚さは、０．０２５インチ（０．６３５ｍｍ）のレンジである。第１誘電体層５０の厚さは、誘電体層材料の熱特性の関数である。第１誘電体層５０の厚さは、ＩＣ素子５４からの熱を熱伝達層（導電要素）１０２に伝達するのに充分な厚さでなければならない。
【００２１】
本発明の高速差動減衰器の設計により、減衰器内での容量比に対する精密なマッチングや、広範囲のトリミングが行える。これは、個別の容量値よりも一層重要である。良好なマッチングを行うには、同じ薄い誘電体層及び導電層から、各抵抗・コンデンサ分圧回路網にコンデンサを形成する。これとは反対に、従来設計の入力コンデンサは、厚膜クロスオーバー誘電体を用いて、モノリシック基板の上面の上に形成され、従来設計の分路コンデンサは、誘電体層としてのモノリシック基板の厚さを用いて形成した。さらに、分圧回路網におけるコンデンサを形成するのに用いた薄い誘電体層は、容量フリンジングを低下させて、優れた同相抑圧比と、全体の容量に対する大きなトリミング範囲とを達成する。
【００２２】
図４は、図２の線Ａ−Ａ’に沿った本発明の差動減衰器の他の実施例の側部断面図である。図４の素子の内、図２及び図３と同じ素子は、同じ参照番号で示す。導電要素の互いの相対位置と、第１及び第２誘電体層５０及び６８の相対配置とは、上述と同じである。さらに、誘電体層５０及び６８並びに導電要素の各々の厚さも、上述と同じである。この実施例では、誘電体層６８の上面及び底面の間に配置された単一の熱導伝性ビア１１０を有する。上述の実施例のように、ビア１１０は、好ましくは、金の如き熱導伝性の高い材料から形成されており、電気的にも導電性である。ビア１１０は、第４導電要素１０２及びヒートシンク１０８に熱的に結合されている。ヒートシンク１０８は、熱導伝性パターン１０６を間に挟むことなく、誘電体層６８の底部に直接的に取り付けられている。ビア１１０は、電気的に非導電性の材料で形成するが、この場合、第４導電要素１０２が、基板の接地接続を介して接地に結合される。ヒートシンク１０８は、接地に別に結合される。
【００２３】
上述の説明では、本発明の高速差動減衰器１０は、２個のＬＴＣＣ誘電体層を用い、第１誘電体層５０の上面が基板の上面である。高速差動減衰器をＬＴＣＣ基板内に等価的に用いて、第１及び第２誘電体層５０及び６８をＬＴＣＣ誘電体層のより大きな積み重ねの中に配置してもよい。この場合の構成において、ＬＴＣＣ基板は、その中に形成された空洞を有しており、集積回路素子５４を受ける。電位リード５２が空洞の内部平面上に露出しており、コンデンサ１８、２２、２４及び２８の第１及び第２導電要素を、オーバーレイの誘電体層の下に埋め込む。コンデンサの第３及び第４導電要素は、第１及び第２誘電体層５０及び６８の間に配置される。第２誘電体層６８は、ＬＴＣＣ材料の多数の個別層から形成してもよく、抵抗器、コンデンサ、インダクタ及び変成器の如き受動電気要素が、これら層の間に形成され、単一又は複数の熱導伝性ビアがこれら層を介して形成できる。
【００２４】
低温焼成セラミック（ＬＴＣＣ）基板上に実現された高速差動減衰器について説明した。この差動減衰器は、第２誘電体層の上の薄い誘電体層を用いて、減衰器の抵抗・コンデンサ分圧回路網のコンデンサを形成すると共に、基板上の素子が発生した熱を熱管理するための熱伝達層を設ける。熱導伝性ビアは、熱伝達層に熱的に結合された第２誘電体層の上面及び底面の間に形成されている。ヒートシンクは、第２誘電体層の底面近傍に配置され、ビアに熱的に結合される。本発明の好適実施例において、ビア及びヒートシンクも導電性である。
【００２５】
本発明の要旨を逸脱することなく、本発明の上述の実施例の細部において種々の変形変更が可能なことが当業者には理解できよう。本発明の要旨は、特許請求の範囲に記載されている。
【００２６】
【発明の効果】
上述の如く、本発明の差動減衰器によれば、容量フリンジングを減らしてコンデンサのトリミング範囲を改善すると共に、応答及び同相抑圧比を改善できる。また、基板の厚さ及び誘電率の変動及び電気シールドや他の機械的構造に対する基板の位置決めに対して、減衰器が敏感でなくなる。さらに、差動緩衝増幅器の底面の電圧入力リードを非接地電位の電圧源に結合でき、集積回路素子が発生する熱の管理を行える。そして、基板の大きさ全体に対して与える影響を最小として、配置、基板構造体の上及びその中に形成される種々のコンポーネントとの接続に柔軟性ができる。また、熱管理構造体の要素をコンポーネント構造体と組み合わせて、基板の大きさを最小にできる。
【図面の簡単な説明】
【図１】本発明による高速差動減衰器の簡略化した回路図である。
【図２】本発明により、低温焼成セラミック基板上に実施した高速差動減衰器の平面図である。
【図３】本発明により、低温焼成セラミック基板上に実施した高速差動減衰器の図２における線Ａ−Ａ’に沿った側部断面図である。
【図４】本発明により、低温焼成セラミック基板上に実施した高速差動減衰器の図２における線Ａ−Ａ’に沿った別の実施例の側部断面図である。
【符号の説明】
１０ 差動減衰器
１２、１４ 分圧回路網
１６、２０ 入力抵抗器
１８、２２ 入力コンデンサ
２４、２８ 分路抵抗器
２６、３０ 分路コンデンサ
３２、３４ 入力ノード
３６ 差動緩衝増幅器
３８、４０ 出力ノード
５０ 第１誘電体層
５２ 電位リード
５４ 集積回路素子
５６、５８ 入力導体
６０、６２ 端子パッド
６４、６６ 第１導電要素
６８ 第２誘電体層
７０、７２ 第３導電要素
７４、７６ 導電ビア
７８、８０ 導体
８２、８４ 第２導電要素
８６、８８ 端子パッド
９０、９２ 出力パッド
９４、９６ ワイヤ・ボンド
９８、１００ 入力パッド
１０２ 第４導電要素
１０４、１１０ 熱導伝性ビア
１０６ 熱導伝性パターン
１０８ ヒートシンク

Claims (11)

  1. 夫々が上面及び底面を有する第１及び第２誘電体層を有する低温焼成セラミック基板と、
    上記第１誘電体層の上面の上に形成され、底面が電圧入力リードである集積回路素子を受ける電位リードと、
    上記基板の一部として形成され、各々が第１及び第２抵抗器並びに第１及び第２コンデンサ、入力ノード及び中央分岐出力ノードを有し、上記入力ノードの各々が入力信号を受け、上記出力ノードの各々が上記集積回路素子の入力端に結合された第１及び第２並列抵抗・コンデンサ分圧回路網とを具え、
    該分圧回路網の各々は、上記第１及び第２コンデンサ用の第１容量プレートとして作用する上記第１誘電体層の上面に形成された第１及び第２導電要素と、上記第１及び第２導電要素と電気的に結合される上記第１コンデンサ用の他の容量プレートとして機能し、上記第１及び第２誘電体層の間で且つ上記第１導電要素の下に配置された第３導電要素を有し、
    上記分圧回路網の第２コンデンサの他の容量プレートとして機能すると共に、熱伝達層として機能し、上記第１及び第２誘電体層の間であって、上記分圧回路網の第２導電要素及び上記電位リードの下に配置された第４導電要素と、
    上記分圧回路網の入力ノード、並びに上記第１及び第２誘電体層の間の上記第３導電要素の各々に夫々結合された第１及び第２導電性ビアと、
    上記電位リードの下で上記第２誘電体層の上面及び底面の間に形成され、上記第１及び第２誘電体層の間に配置された上記第４導電要素に熱的に結合された少なくとも１個の熱導伝性ビアと
    を更に具えた差動減衰器。
  2. 上記熱導伝性ビアは、金の詰まった筒状ボアであることを特徴とする請求項１の差動減衰器。
  3. 上記第２誘電体層の底面に隣接して配置され、上記熱導伝性ビアに熱的に結合されたヒートシンクを更に具えたことを特徴とする請求項１の差動減衰器。
  4. 上記電位リードの下で上記第２誘電体層の上面及び底面の間に形成され、上記第１及び第２誘電体層の間に配置された上記第４導電要素に熱的に結合された複数の熱導伝性ビアを更に具えたことを特徴とする請求項１の差動減衰器。
  5. 上記分圧回路網の各々の上記抵抗器は、上記第１誘電体層の上面に形成されたことを特徴とする請求項１の差動減衰器。
  6. 上記分圧回路網の各々は、接地ノードを更に具えていることを特徴とする請求項１の差動減衰器。
  7. 上記電位リードは、負電位に結合されていることを特徴とする請求項１の差動減衰器。
  8. 上記第１及び第２誘電体層の間に配置された上記第４導電要素は、接地電位に結合されることを特徴とする請求項１の差動減衰器。
  9. 上記第１誘電体層の厚さは、０．１０１６ｍｍのレンジであることを特徴とする請求項１の差動減衰器。
  10. 上記第２誘電体層の厚さは、０．６３５ｍｍのレンジであることを特徴とする請求項１の差動減衰器。
  11. 上記第１誘電体層の上面の上記電圧リードと、上記第１及び第２誘電体層の間に配置された上記導電要素との厚さは、０．０１２７ｍｍのレンジであることを特徴とする請求項１の差動減衰器。
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US6671176B1 (en) * 2002-06-27 2003-12-30 Eastman Kodak Company Method of cooling heat-generating electrical components
US6882537B2 (en) * 2002-12-23 2005-04-19 Eastman Kodak Company Electrical assemblage and method for removing heat locally generated therefrom
US6856126B2 (en) * 2003-01-21 2005-02-15 Agilent Technologies, Inc. Differential voltage probe
DE102004015654A1 (de) * 2003-04-02 2004-10-21 Luk Lamellen Und Kupplungsbau Beteiligungs Kg Endstufe zum Ansteuern einer elektrischen Maschine
US6903621B2 (en) * 2003-05-20 2005-06-07 Trilithic, Inc. In-line attenuator
JP4192786B2 (ja) * 2004-01-06 2008-12-10 株式会社日立製作所 導電性接着シート及びその製造方法並びに電力変換装置
US7286359B2 (en) * 2004-05-11 2007-10-23 The U.S. Government As Represented By The National Security Agency Use of thermally conductive vias to extract heat from microelectronic chips and method of manufacturing
US7015709B2 (en) * 2004-05-12 2006-03-21 Delphi Technologies, Inc. Ultra-broadband differential voltage probes
US7256575B2 (en) * 2004-06-01 2007-08-14 Tektronix, Inc. Wide bandwidth attenuator input circuit for a measurement probe
US8183574B2 (en) * 2006-04-20 2012-05-22 Nxp B.V. Thermal isolation of electronic devices in submount used for LEDs lighting applications
TW200806160A (en) * 2006-07-07 2008-01-16 Integrated Module Technology Inc High heat conductive substrate and manufacturing method thereof
DE102006052748A1 (de) * 2006-08-14 2008-04-30 Rohde & Schwarz Gmbh & Co. Kg Oszilloskop-Tastkopf
JP5142119B2 (ja) * 2006-09-20 2013-02-13 住友電装株式会社 放熱構造を備えたプリント基板の製造方法および該方法で製造されたプリント基板の放熱構造
US7692467B2 (en) * 2007-02-03 2010-04-06 Advanced Micro Devices, Inc. Capacitance for decoupling intermediate level power rails
DE102007027155A1 (de) * 2007-04-03 2008-10-23 Rohde & Schwarz Gmbh & Co. Kg Wellenleiter-System mit differenziellem Wellenleiter
DE102007038514A1 (de) * 2007-08-16 2009-02-19 Robert Bosch Gmbh Elektrische Schaltungsanordnung und Verfahren zur Herstellung einer elektrischen Schaltungsanordnung
US20100237462A1 (en) * 2009-03-18 2010-09-23 Benjamin Beker Package Level Tuning Techniques for Propagation Channels of High-Speed Signals
EP2894950B1 (en) * 2013-05-31 2020-07-29 Dialog Semiconductor GmbH Embedded heat slug to enhance substrate thermal conductivity
CN107079578A (zh) * 2014-09-24 2017-08-18 Hiq太阳能股份有限公司 用于快速边缘速率环境的晶体管热管理和emi管理解决方案
US10033346B2 (en) 2015-04-20 2018-07-24 Avx Corporation Wire-bond transmission line RC circuit
JP6477567B2 (ja) * 2016-03-30 2019-03-06 株式会社オートネットワーク技術研究所 回路構成体
CN110637361B (zh) * 2017-05-22 2024-04-19 索尼互动娱乐股份有限公司 电子设备
JP7028631B2 (ja) * 2017-12-22 2022-03-02 ローム株式会社 増幅回路、半導体装置及びモータドライバ装置
US10153208B1 (en) * 2018-01-09 2018-12-11 Thin Film Technology Corporation High frequency attenuator
TWI761634B (zh) * 2018-11-23 2022-04-21 亞旭電腦股份有限公司 網路分享系統
CN115603691B (zh) * 2022-12-15 2023-02-17 四川斯艾普电子科技有限公司 一种多层厚薄膜集成的数控衰减器及其实现方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5202752A (en) * 1990-05-16 1993-04-13 Nec Corporation Monolithic integrated circuit device
US5218322A (en) 1992-04-07 1993-06-08 Hughes Aircraft Company Solid state microwave power amplifier module
US5386339A (en) 1993-07-29 1995-01-31 Hughes Aircraft Company Monolithic microelectronic circuit package including low-temperature-cofired-ceramic (LTCC) tape dielectric structure and in-situ heat sink
US5604673A (en) 1995-06-07 1997-02-18 Hughes Electronics Low temperature co-fired ceramic substrates for power converters

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