JPH0685510A - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
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- JPH0685510A JPH0685510A JP4077400A JP7740092A JPH0685510A JP H0685510 A JPH0685510 A JP H0685510A JP 4077400 A JP4077400 A JP 4077400A JP 7740092 A JP7740092 A JP 7740092A JP H0685510 A JPH0685510 A JP H0685510A
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- circuit
- pillar
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Abstract
(57)【要約】
【目的】 高周波信号或いは高速パルス信号の伝送につ
いて高速な伝播速度と低損失を実現するとともに，同一
の設備を用いて同一基板上に平面キャパシタや平面イン
ダクタ，高周波整合回路，分岐回路等の両平面回路，更
には抵抗網等を一括形成することが可能なＭＣＭ（マル
チチップモジュール）を提供する。 【構成】 半絶縁性半導体基板１上に形成した第１導体
薄膜（グランドプレーン）２と，該第１薄膜にピッチの
異なる窓開けを行い，その窓に形成された絶縁支柱３
と，該支柱により空中に支持された第２導体薄膜（信号
伝送路）４とによりマイクロストリップラインを形成
し，同時に複数の受動素子を形成すると共に，これらを
相互結線した。
いて高速な伝播速度と低損失を実現するとともに，同一
の設備を用いて同一基板上に平面キャパシタや平面イン
ダクタ，高周波整合回路，分岐回路等の両平面回路，更
には抵抗網等を一括形成することが可能なＭＣＭ（マル
チチップモジュール）を提供する。 【構成】 半絶縁性半導体基板１上に形成した第１導体
薄膜（グランドプレーン）２と，該第１薄膜にピッチの
異なる窓開けを行い，その窓に形成された絶縁支柱３
と，該支柱により空中に支持された第２導体薄膜（信号
伝送路）４とによりマイクロストリップラインを形成
し，同時に複数の受動素子を形成すると共に，これらを
相互結線した。
Description
【０００１】
【産業上の利用分野】本発明は，半導体基板を使用した
ストリップラインの配線及び受動回路網を一括形成した
マルチチップモジュール（ＭＣＭ）に関し，更に詳しく
はＲＦ回路や高速ディジタル回路に用いて好適なＭＣＭ
に関する。
ストリップラインの配線及び受動回路網を一括形成した
マルチチップモジュール（ＭＣＭ）に関し，更に詳しく
はＲＦ回路や高速ディジタル回路に用いて好適なＭＣＭ
に関する。
【０００２】
【従来の技術】従来ＭＣＭとしては次のものが知られて
いる。 Ａ）セラミックス基板（例えばＡｌ2Ｏ3）の裏面に導体
（グランドプレーン）を形成するとともに表面に配線回
路を形成し，この配線回路側に半導体チップを搭載して
ワイヤボンド等により結線を行うもの。この場合基板と
してはインピーダンス（Ｚ0）を５０オームとした場
合，(1)厚さ０．６５３ｍｍ，線幅０．６４ｍｍ程度と
したものや，(2)基板厚さを０．２５ｍｍ，線幅０．２
５ｍｍ程度のものが用いられる。
いる。 Ａ）セラミックス基板（例えばＡｌ2Ｏ3）の裏面に導体
（グランドプレーン）を形成するとともに表面に配線回
路を形成し，この配線回路側に半導体チップを搭載して
ワイヤボンド等により結線を行うもの。この場合基板と
してはインピーダンス（Ｚ0）を５０オームとした場
合，(1)厚さ０．６５３ｍｍ，線幅０．６４ｍｍ程度と
したものや，(2)基板厚さを０．２５ｍｍ，線幅０．２
５ｍｍ程度のものが用いられる。
【０００３】Ｂ）グランドプレーンとして機能する電気
導電性がよく伝熱性のよい金属（例えばＣｕやＡｌ）を
基板として用い，この基板上に有機（例えばポリイミ
ド）薄膜を形成し，更に，この薄膜上に導体パターンを
形成し各種受動素子や半導体チップを搭載してワイヤボ
ンドにより結線を行うもの。 Ｃ）半導体基板（例えばＳｉやＧａＡｓウエハ）上に１
μｍ程度の厚さのＳｉＯ2を形成し，そのＳｉＯ2上に信
号伝送路からなる配線回路パターンを形成するもので，
配線パターンの幅は１０μｍ厚さは２μｍ程度に形成し
半導体チップを搭載してワイヤボンドにより結線を行う
もの。
導電性がよく伝熱性のよい金属（例えばＣｕやＡｌ）を
基板として用い，この基板上に有機（例えばポリイミ
ド）薄膜を形成し，更に，この薄膜上に導体パターンを
形成し各種受動素子や半導体チップを搭載してワイヤボ
ンドにより結線を行うもの。 Ｃ）半導体基板（例えばＳｉやＧａＡｓウエハ）上に１
μｍ程度の厚さのＳｉＯ2を形成し，そのＳｉＯ2上に信
号伝送路からなる配線回路パターンを形成するもので，
配線パターンの幅は１０μｍ厚さは２μｍ程度に形成し
半導体チップを搭載してワイヤボンドにより結線を行う
もの。
【０００４】
【発明が解決しようとする課題】上記従来のＡで述べた
ＭＣＭのうち(1)のものが多く用いられるが，線幅が大
きいため全体を小形化するには難しいという問題があ
る。正弦波で１０ＧＨｚ前後かこれ以上の動作周波数の
動作場合，マイクロストリップラインでの電界の閉じ込
め効果が不十分となり放射損が大きくなるという問題が
ある。従って放射損を低下させるために(2)のように基
板の厚さを薄くして用いられる。この場合，線幅が狭い
ので(1)のものに比較すれば小形化が可能であるが，例
えば高周波トランジスタの寸法（０．５ｍｍ平方）に比
べれば十分小さいとは言えず，また，基板が薄いので機
械的強度が不足し破損し易いという問題があり，狭い線
幅を形成するためには高度の加工設備と高い熟練度が要
求されるという問題がある。
ＭＣＭのうち(1)のものが多く用いられるが，線幅が大
きいため全体を小形化するには難しいという問題があ
る。正弦波で１０ＧＨｚ前後かこれ以上の動作周波数の
動作場合，マイクロストリップラインでの電界の閉じ込
め効果が不十分となり放射損が大きくなるという問題が
ある。従って放射損を低下させるために(2)のように基
板の厚さを薄くして用いられる。この場合，線幅が狭い
ので(1)のものに比較すれば小形化が可能であるが，例
えば高周波トランジスタの寸法（０．５ｍｍ平方）に比
べれば十分小さいとは言えず，また，基板が薄いので機
械的強度が不足し破損し易いという問題があり，狭い線
幅を形成するためには高度の加工設備と高い熟練度が要
求されるという問題がある。
【０００５】次にＢで述べたＭＣＭは発熱の大きな回路
の実装には適しているが，製造工程が複雑となり，製造
設備等の面でも一般的でないので量産効果が得られにく
くコスト高になる。また，半導体チップと金属との熱膨
張係数を合わせるのが困難で，繰返し熱ストレスによる
信頼性の低下を完全に防止するのが難しいという問題が
ある。
の実装には適しているが，製造工程が複雑となり，製造
設備等の面でも一般的でないので量産効果が得られにく
くコスト高になる。また，半導体チップと金属との熱膨
張係数を合わせるのが困難で，繰返し熱ストレスによる
信頼性の低下を完全に防止するのが難しいという問題が
ある。
【０００６】次にＣで述べたＭＣＭは量産性にすぐれた
半導体製造設備及び製造方法を用いることができるの
で，微細な配線パターンを形成することができ，小形化
が可能となる。更に半導体チップと同一の基板材料を使
用すれば熱ストレスの問題も防止することができる。し
かしながら，単一の配線層のみの場合ＲＦ帯域の高周波
や高速デジタル回路の信号伝送を行う場合は高品質の伝
送ができない。この問題を解決する手段として半導体基
板上に第１導体を形成し，この第１導体上にＳｉＯ2等
により絶縁体を形成し，更にこの絶縁体上に配線を施し
マイクロストリップラインを構成する方法が考えられ
る。
半導体製造設備及び製造方法を用いることができるの
で，微細な配線パターンを形成することができ，小形化
が可能となる。更に半導体チップと同一の基板材料を使
用すれば熱ストレスの問題も防止することができる。し
かしながら，単一の配線層のみの場合ＲＦ帯域の高周波
や高速デジタル回路の信号伝送を行う場合は高品質の伝
送ができない。この問題を解決する手段として半導体基
板上に第１導体を形成し，この第１導体上にＳｉＯ2等
により絶縁体を形成し，更にこの絶縁体上に配線を施し
マイクロストリップラインを構成する方法が考えられ
る。
【０００７】しかしながら，このような構成においては
絶縁体としてＳｉＯ2膜を用いた場合,比誘電率(εr)は
４．５５となる。従って信号伝播速度は絶縁体がない場
合に比べ１／εr 1/2■に比例して低下する。また，高周
波或いは高速パルス伝送路としての損失が大きく伝送性
能に限界がある。更に同一基板上に平面キャパシタや平
面インダクタ等を形成した場合グランドプレーン間の容
量により理想的特性が得られないという問題がある。
絶縁体としてＳｉＯ2膜を用いた場合,比誘電率(εr)は
４．５５となる。従って信号伝播速度は絶縁体がない場
合に比べ１／εr 1/2■に比例して低下する。また，高周
波或いは高速パルス伝送路としての損失が大きく伝送性
能に限界がある。更に同一基板上に平面キャパシタや平
面インダクタ等を形成した場合グランドプレーン間の容
量により理想的特性が得られないという問題がある。
【０００８】本発明は上記従来技術の課題を解決する為
になされたもので，ＭＣＭを形成する基板として半絶縁
性半導体基板を用い，高周波信号或いは高速パルス信号
の伝送について高速な伝播速度と低損失を実現するとと
もに，同一の設備を用いて同一基板上に平面キャパシタ
や平面インダクタ，高周波整合回路，分岐回路等の両平
面回路，更には抵抗網等を一括形成することが可能なＭ
ＣＭを実現することを目的とする。
になされたもので，ＭＣＭを形成する基板として半絶縁
性半導体基板を用い，高周波信号或いは高速パルス信号
の伝送について高速な伝播速度と低損失を実現するとと
もに，同一の設備を用いて同一基板上に平面キャパシタ
や平面インダクタ，高周波整合回路，分岐回路等の両平
面回路，更には抵抗網等を一括形成することが可能なＭ
ＣＭを実現することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決する為に
本発明は，半絶縁性半導体基板上に形成した第１導体薄
膜（グランドプレーン）と，該第１薄膜にピッチの異な
る窓開けを行い，その窓に形成された絶縁支柱と，該支
柱により空中に支持された第２導体薄膜（信号伝送路）
とによりマイクロストリップラインを形成し，同時に複
数の受動素子を形成すると共に，これらを相互結線した
ことを特徴とするものである。
本発明は，半絶縁性半導体基板上に形成した第１導体薄
膜（グランドプレーン）と，該第１薄膜にピッチの異な
る窓開けを行い，その窓に形成された絶縁支柱と，該支
柱により空中に支持された第２導体薄膜（信号伝送路）
とによりマイクロストリップラインを形成し，同時に複
数の受動素子を形成すると共に，これらを相互結線した
ことを特徴とするものである。
【００１０】
【作用】信号伝送路が絶縁支柱により空中に支えられて
いるため，マイクロストリップラインにとっての誘電体
は主として空気となる。その結果誘電体損が極めて小さ
くなる。また，支柱のピッチを異ならせているので特定
の周波数での好ましくない特性の劣化を防止することが
できる。同様にキャパシタに関しても電極間の誘電体が
空気なので誘電体損が極めて小さくなる。
いるため，マイクロストリップラインにとっての誘電体
は主として空気となる。その結果誘電体損が極めて小さ
くなる。また，支柱のピッチを異ならせているので特定
の周波数での好ましくない特性の劣化を防止することが
できる。同様にキャパシタに関しても電極間の誘電体が
空気なので誘電体損が極めて小さくなる。
【００１１】
【実施例】図１は本発明のＭＣＭの一実施例を示すもの
でストリップライン部を示す構成斜視図（ａ）および
（ａ）図のＸーＸ部分断面図構成図である。図において
１はシリコンやＧａＡｓ等からなる半絶縁性基板であ
り，２は基板１上に形成されたＡｌ，Ａｕ等の第１導体
薄膜（グランドプレーン）である。３はＳｉＯ2やＳｉ3
Ｎ4で形成した支柱であり ，支柱と支柱の間は空洞１０
となっている。この支柱３に支えられてＡｌ，Ａｕ等に
よりストリップラインを構成する第２導体薄膜４が形成
されている。なお，前記支柱の間隔ａ1，ａ2，ａ3は異
なるピッチで形成され，信号伝送路の幅ｂは例えば２５
μｍ，厚さｔ1は例えば２μｍ程度に形成されている。
また，グランドプレーンとの間隔ｔ2は例えば５μｍ程
度に形成されている。
でストリップライン部を示す構成斜視図（ａ）および
（ａ）図のＸーＸ部分断面図構成図である。図において
１はシリコンやＧａＡｓ等からなる半絶縁性基板であ
り，２は基板１上に形成されたＡｌ，Ａｕ等の第１導体
薄膜（グランドプレーン）である。３はＳｉＯ2やＳｉ3
Ｎ4で形成した支柱であり ，支柱と支柱の間は空洞１０
となっている。この支柱３に支えられてＡｌ，Ａｕ等に
よりストリップラインを構成する第２導体薄膜４が形成
されている。なお，前記支柱の間隔ａ1，ａ2，ａ3は異
なるピッチで形成され，信号伝送路の幅ｂは例えば２５
μｍ，厚さｔ1は例えば２μｍ程度に形成されている。
また，グランドプレーンとの間隔ｔ2は例えば５μｍ程
度に形成されている。
【００１２】図２（ａ）〜（ｈ）は上記ストリップライ
ンの概略製造工程を示す断面工程図である。工程に従っ
て説明する。 工程（ａ） 基板１の主面上に蒸着等により２μｍ程度の厚さにグラ
ンドプレーンとなる第１導体薄膜（例えばＡｌやＡｕ）
２を形成する。 工程（ｂ） 第１導体薄膜２の上に第１レジスト７ａを形成し，支柱
を形成すべき部分のパターニングを行って部分的（８で
示す部分）の第１導体薄膜２を露出させる。なお，露出
させる部分のピッチａ0，ａ1，ａ2，ａ3は異なるように
形成する。
ンの概略製造工程を示す断面工程図である。工程に従っ
て説明する。 工程（ａ） 基板１の主面上に蒸着等により２μｍ程度の厚さにグラ
ンドプレーンとなる第１導体薄膜（例えばＡｌやＡｕ）
２を形成する。 工程（ｂ） 第１導体薄膜２の上に第１レジスト７ａを形成し，支柱
を形成すべき部分のパターニングを行って部分的（８で
示す部分）の第１導体薄膜２を露出させる。なお，露出
させる部分のピッチａ0，ａ1，ａ2，ａ3は異なるように
形成する。
【００１３】工程（ｃ） レジスト７ａをマスクとして工程（ｂ）で露出させた部
分８の第１導体薄膜２のエッチングを行った後，第１レ
ジスト７ａを除去する。 工程（ｄ） エッチング部を含む第１導体薄膜２の上にＳｉＯ2，Ｓ
ｉ3Ｎ4，ポリイミド膜等の絶縁膜３ａを形成する。 工程（ｅ） 絶縁膜３ａの上にレジスト７ｂを形成し，支柱を形成す
べき部分のレジスト７ｂを残してレジスト７ｂを除去す
る，次に残したレジスト７ｂをマスクとして絶縁膜３ａ
を除去し，支柱３を形成する。
分８の第１導体薄膜２のエッチングを行った後，第１レ
ジスト７ａを除去する。 工程（ｄ） エッチング部を含む第１導体薄膜２の上にＳｉＯ2，Ｓ
ｉ3Ｎ4，ポリイミド膜等の絶縁膜３ａを形成する。 工程（ｅ） 絶縁膜３ａの上にレジスト７ｂを形成し，支柱を形成す
べき部分のレジスト７ｂを残してレジスト７ｂを除去す
る，次に残したレジスト７ｂをマスクとして絶縁膜３ａ
を除去し，支柱３を形成する。
【００１４】工程（ｆ） 支柱３の上のマスク７ｂを除去し，支柱３を含む基板上
に新たにレジスト７ｃを支柱３を覆う程度（点線で示す
部分）に形成して表面を平坦化し，例えば反応性イオン
エッチングを用いて垂直方向からエッチングを行い，支
柱３の頭出しを行う。 工程（ｇ） 支柱３を含む基板上に第２導体薄膜４を２μｍ程度の厚
さに形成し，更にレジスト（図示せず）を形成して信号
伝送路４とすべき部分のパターニングを行う。なお，信
号伝送路４の幅は可能な限り狭くしたほうが誘電体損失
を少なくすることができる。しかし，ここでは一方の伝
送路の中でその幅を違えて形成することも考えられる。
に新たにレジスト７ｃを支柱３を覆う程度（点線で示す
部分）に形成して表面を平坦化し，例えば反応性イオン
エッチングを用いて垂直方向からエッチングを行い，支
柱３の頭出しを行う。 工程（ｇ） 支柱３を含む基板上に第２導体薄膜４を２μｍ程度の厚
さに形成し，更にレジスト（図示せず）を形成して信号
伝送路４とすべき部分のパターニングを行う。なお，信
号伝送路４の幅は可能な限り狭くしたほうが誘電体損失
を少なくすることができる。しかし，ここでは一方の伝
送路の中でその幅を違えて形成することも考えられる。
【００１５】工程（ｈ） レジスト７ｃを除去し，空洞１０を形成する。上記の工
程により異なった間隔で支柱により空中に支持されたス
トリップラインを形成することができ，このストリップ
ラインはコンデンサと長さの異なるコイルが組み合わさ
れたローパスフィルタとなる。図３は上記本発明のスト
リップラインと従来のストリップラインの伝播特性と周
波数特性の関係を示すものであり，実線は従来例を点線
は本発明の特性を示している。図によれば，本発明のも
のはカットオフ周波数（ｆc）付近での周波数特性の変
化がなだらかになり，帯域が広がるので高速パルスの伝
送に適していることを示している。
程により異なった間隔で支柱により空中に支持されたス
トリップラインを形成することができ，このストリップ
ラインはコンデンサと長さの異なるコイルが組み合わさ
れたローパスフィルタとなる。図３は上記本発明のスト
リップラインと従来のストリップラインの伝播特性と周
波数特性の関係を示すものであり，実線は従来例を点線
は本発明の特性を示している。図によれば，本発明のも
のはカットオフ周波数（ｆc）付近での周波数特性の変
化がなだらかになり，帯域が広がるので高速パルスの伝
送に適していることを示している。
【００１６】図４はストリップラインの他の実施例を示
す斜視図である。この実施例は信号伝播速度や損失があ
まり問題にならない場合に，絶縁層３をエッチングする
際の歩留まり向上をはかったものであり，支柱３の部分
を長く，空洞１０の部分を短く形成したものである。
す斜視図である。この実施例は信号伝播速度や損失があ
まり問題にならない場合に，絶縁層３をエッチングする
際の歩留まり向上をはかったものであり，支柱３の部分
を長く，空洞１０の部分を短く形成したものである。
【００１７】図５は基板１に形成した第１導電薄膜（グ
ランドプレーン）４ａにスリット１５を形成した斜視図
（ａ）及び（ａ）図のＹ−Ｙ断面図である。基板１に形
成したスリットに沿って支柱３ａに支持されたストリッ
プライン４を形成したもので，このような構成では特性
インピーダンス（Ｚ0）を例えば２００〜３００オーム
程度に大きくとることができ，短距離伝送用に適してい
る。
ランドプレーン）４ａにスリット１５を形成した斜視図
（ａ）及び（ａ）図のＹ−Ｙ断面図である。基板１に形
成したスリットに沿って支柱３ａに支持されたストリッ
プライン４を形成したもので，このような構成では特性
インピーダンス（Ｚ0）を例えば２００〜３００オーム
程度に大きくとることができ，短距離伝送用に適してい
る。
【００１８】図６（ａ）は支柱３に支持されたストリッ
プライン４の途中に平面容量２０を形成した実施例を示
すもので，電気回路としては（ｂ）図に示すような片側
設置の容量となる。図７（ａ）は支柱３に支持されたス
トリップライン４の途中に櫛歯状の容量２１を形成した
実施例を示す要部平面図（ａ），及び（ａ）のＡ−Ａ断
面図（ｂ）である。このような構成は電気回路としては
（ｃ）図に示すように．両側非接地の容量となる。ま
た，この実施例では容量２１の下部のグランドプレーン
を除去しているので，（ｄ）図に示すようにコンデンサ
付近の浮遊容量Ｃｇを小さくすることができる。
プライン４の途中に平面容量２０を形成した実施例を示
すもので，電気回路としては（ｂ）図に示すような片側
設置の容量となる。図７（ａ）は支柱３に支持されたス
トリップライン４の途中に櫛歯状の容量２１を形成した
実施例を示す要部平面図（ａ），及び（ａ）のＡ−Ａ断
面図（ｂ）である。このような構成は電気回路としては
（ｃ）図に示すように．両側非接地の容量となる。ま
た，この実施例では容量２１の下部のグランドプレーン
を除去しているので，（ｄ）図に示すようにコンデンサ
付近の浮遊容量Ｃｇを小さくすることができる。
【００１９】図８は支柱３に支持されたストリップライ
ン４の途中にインダクタンスを形成した例を示し，
（ａ）図はアメンダ形，（ｂ）図はスパイラル形と呼ば
れるものである。この例においてもインダクタンス２
２，２２’の下部のグランドプレーンを除去しているの
で，図７（ｃ）に示すようにコンデンサ付近の浮遊容量
Ｃｇを小さくすることができる。なお，スパイラル形の
イとロ部は絶縁膜３０の下面で電気的に接合されてい
る。図９は両平面（ダブルサイド）マイクロ波回路を構
成した例を示す要部斜視図であり，１／４波長直列分岐
回路を示している。図１０はＲＦ回路に支柱３により支
持されたスタブ２３を用いて整合回路を構成した例を示
すもので，インピーダンスＺｒとマッチングしない受信
回路との整合回路をパターン化して実現することができ
る。
ン４の途中にインダクタンスを形成した例を示し，
（ａ）図はアメンダ形，（ｂ）図はスパイラル形と呼ば
れるものである。この例においてもインダクタンス２
２，２２’の下部のグランドプレーンを除去しているの
で，図７（ｃ）に示すようにコンデンサ付近の浮遊容量
Ｃｇを小さくすることができる。なお，スパイラル形の
イとロ部は絶縁膜３０の下面で電気的に接合されてい
る。図９は両平面（ダブルサイド）マイクロ波回路を構
成した例を示す要部斜視図であり，１／４波長直列分岐
回路を示している。図１０はＲＦ回路に支柱３により支
持されたスタブ２３を用いて整合回路を構成した例を示
すもので，インピーダンスＺｒとマッチングしない受信
回路との整合回路をパターン化して実現することができ
る。
【００２０】図１１は支柱３に支持されたストリップラ
イン４の途中にコレクタ接地のトランジスタ２４をボン
ディングワイヤ２５によりマウントした状態を示す断面
構成図である（コレクタ接地でない場合は取りつけ部分
のグランドプレーンを除去する）。この様に構成するこ
とにより容量結合をおさえつつ，熱伝導を確保できる利
点がある。この他ダイオードチップ，ＭＭＩＣ（マイク
ロウエーブ・モノリシックＩＣ），ロジック回路ＩＣ等
の部品を取りつける場合も，ストリップライン４との接
続はワイヤボンディング，チップキャリア，フェースダ
ウン，ビームリードボンディング等の方法により行うこ
とができる。
イン４の途中にコレクタ接地のトランジスタ２４をボン
ディングワイヤ２５によりマウントした状態を示す断面
構成図である（コレクタ接地でない場合は取りつけ部分
のグランドプレーンを除去する）。この様に構成するこ
とにより容量結合をおさえつつ，熱伝導を確保できる利
点がある。この他ダイオードチップ，ＭＭＩＣ（マイク
ロウエーブ・モノリシックＩＣ），ロジック回路ＩＣ等
の部品を取りつける場合も，ストリップライン４との接
続はワイヤボンディング，チップキャリア，フェースダ
ウン，ビームリードボンディング等の方法により行うこ
とができる。
【００２１】図１２は支柱３に支持されたストリップラ
イン４の途中に抵抗薄膜（例えばＮｉ−Ｃｒ，Ｗなど）
２６を形成した例を示すもので（ａ）図は要部平面図，
（ｂ）図は断面図である。このような構成の高抵抗薄膜
２６は，ストリップライン４を形成する工程の途中で作
り込むことができる。図１３は支柱３に支持されたスト
リップライン４の途中に抵抗やコンデンサ２７等のチッ
プ部品を直接半田付等により形成した例を示す要部平面
図（ａ）及び断面図（ｂ）である。
イン４の途中に抵抗薄膜（例えばＮｉ−Ｃｒ，Ｗなど）
２６を形成した例を示すもので（ａ）図は要部平面図，
（ｂ）図は断面図である。このような構成の高抵抗薄膜
２６は，ストリップライン４を形成する工程の途中で作
り込むことができる。図１３は支柱３に支持されたスト
リップライン４の途中に抵抗やコンデンサ２７等のチッ
プ部品を直接半田付等により形成した例を示す要部平面
図（ａ）及び断面図（ｂ）である。
【００２２】図１４はストリップライン４を２重に形成
した例を示すもので，（ａ）図は，一層目に強度の高い
タングステンを用い２層目にＡｌ薄膜を形成したもので
このような構成によれば支柱の間隔を広げることが可能
となる。（ｂ）図は一層目にＡｌを２層目に電気伝導度
の高いＡｕを形成したもので，この構成のものはで導体
損失を低下させることができる。
した例を示すもので，（ａ）図は，一層目に強度の高い
タングステンを用い２層目にＡｌ薄膜を形成したもので
このような構成によれば支柱の間隔を広げることが可能
となる。（ｂ）図は一層目にＡｌを２層目に電気伝導度
の高いＡｕを形成したもので，この構成のものはで導体
損失を低下させることができる。
【００２３】図１５（ａ），（ｂ）はストリップライン
４をグランドプレーン２を挟んで形成した例を示す要部
断面図である。このような構成のものは図２に示す製作
工程を変形させたり繰り返すことにより作製可能であ
る。（ａ）図に示すものは最上部のストリップラインは
低損失／高速伝送路として使用し，最下層のストリップ
ライン４ａは速度や損失が問題とならない信号配線とし
て使用する。（ｂ）図に示すものは上部のストリップラ
イン４，４ａを接続した状態を示すものでグランドプレ
ーン２及び絶縁層の穴開けを行って導体を埋め込むこと
により接続可能である。
４をグランドプレーン２を挟んで形成した例を示す要部
断面図である。このような構成のものは図２に示す製作
工程を変形させたり繰り返すことにより作製可能であ
る。（ａ）図に示すものは最上部のストリップラインは
低損失／高速伝送路として使用し，最下層のストリップ
ライン４ａは速度や損失が問題とならない信号配線とし
て使用する。（ｂ）図に示すものは上部のストリップラ
イン４，４ａを接続した状態を示すものでグランドプレ
ーン２及び絶縁層の穴開けを行って導体を埋め込むこと
により接続可能である。
【００２４】
【発明の効果】以上実施例とともに具体的に説明した様
に，本発明のＭＣＭによれば半導体基板上に第１導体薄
膜を形成し，この第１薄膜上にピッチの異なる絶縁支柱
を形成し，その支柱により空中に支持されたマイクロス
トリップラインや複数の受動素子を形成すると共に，こ
れらを相互結線したので，高周波信号或いは高速パルス
信号の伝送について高速な伝播速度と低損失を実現する
ことができ，同一の設備を用いて同一基板上に平面キャ
パシタや平面インダクタ，高周波整合回路，分岐回路等
の両平面回路，更には抵抗網等を一括形成することが可
能なＭＣＭを実現することができる。
に，本発明のＭＣＭによれば半導体基板上に第１導体薄
膜を形成し，この第１薄膜上にピッチの異なる絶縁支柱
を形成し，その支柱により空中に支持されたマイクロス
トリップラインや複数の受動素子を形成すると共に，こ
れらを相互結線したので，高周波信号或いは高速パルス
信号の伝送について高速な伝播速度と低損失を実現する
ことができ，同一の設備を用いて同一基板上に平面キャ
パシタや平面インダクタ，高周波整合回路，分岐回路等
の両平面回路，更には抵抗網等を一括形成することが可
能なＭＣＭを実現することができる。
【図１】本発明のＭＣＭの一実施例を示すもので（ａ）
はストリップライン部を示す要部構成斜視図，（ｂ）は
（ａ）図のＸーＸ部分断面図構成図である。
はストリップライン部を示す要部構成斜視図，（ｂ）は
（ａ）図のＸーＸ部分断面図構成図である。
【図２】ストリップラインの概略製造工程を示す断面工
程図である。
程図である。
【図３】本発明のストリップラインと従来のストリップ
ラインの伝播特性と周波数特性の関係を示す図である。
ラインの伝播特性と周波数特性の関係を示す図である。
【図４】ストリップラインの他の実施例を示す斜視図で
ある。
ある。
【図５】基板に形成した第１導電薄膜にスリットを形成
した斜視図（ａ）及び（ａ）図のＹ−Ｙ断面図である。
した斜視図（ａ）及び（ａ）図のＹ−Ｙ断面図である。
【図６】ストリップラインの途中に平面容量を形成した
実施例を示す図である。
実施例を示す図である。
【図７】支柱に支持されたストリップラインの途中に櫛
歯状の容量を形成した実施例を示す要部平面図（ａ），
（ａ）のＡ−Ａ断面図（ｂ），電気回路（ｃ），浮遊容
量Ｃｇの状態を示す図（ｄ）である。
歯状の容量を形成した実施例を示す要部平面図（ａ），
（ａ）のＡ−Ａ断面図（ｂ），電気回路（ｃ），浮遊容
量Ｃｇの状態を示す図（ｄ）である。
【図８】支柱に支持されたストリップラインの途中にイ
ンダクタンスを形成した例を示し，（ａ）図はアメンダ
形，（ｂ）図はスパイラル形である。
ンダクタンスを形成した例を示し，（ａ）図はアメンダ
形，（ｂ）図はスパイラル形である。
【図９】支柱に支持されたストリップラインの途中に両
平面（ダブルサイド）マイクロ波回路を構成した例を示
す要部斜視図である。
平面（ダブルサイド）マイクロ波回路を構成した例を示
す要部斜視図である。
【図１０】ＲＦ回路に支柱により支持されたスタブを用
いて整合回路を構成した例を示す要部斜視図である。
いて整合回路を構成した例を示す要部斜視図である。
【図１１】支柱に支持されたストリップラインの途中に
コレクタ接地のトランジスタをボンディングワイヤによ
りマウントシタ状態を示す断面構成図である
コレクタ接地のトランジスタをボンディングワイヤによ
りマウントシタ状態を示す断面構成図である
【図１２】支柱に支持されたストリップラインの途中に
高抵抗薄膜を形成した例を示す要部平面図（ａ）及び断
面図（ｂ）である。
高抵抗薄膜を形成した例を示す要部平面図（ａ）及び断
面図（ｂ）である。
【図１３】支柱に支持されたストリップラインの途中に
抵抗やコンデンサ等のチップ部品を直接半田付等により
形成した例を示す要部平面図（ａ）及び断面図（ｂ）で
ある。
抵抗やコンデンサ等のチップ部品を直接半田付等により
形成した例を示す要部平面図（ａ）及び断面図（ｂ）で
ある。
【図１４】ストリップラインを２重に形成した例を示す
図である。
図である。
【図１５】ストリップラインをグランドプレーンを挟ん
で形成した例を示す断面図である。
で形成した例を示す断面図である。
１ 半絶縁性半導体基板 ２ 第１導体薄膜（グランドプレーン） ３ 支柱 ４ 第２導体薄膜（信号伝送路） １０ 空洞 １５ スリット ２０，２１ 容量 ２２，２２’ インダクタンス ２３ スタブ ２４ トランジスタ ２５ ボンディングワイヤ ２６ 抵抗薄膜 ２７ チップ部品
Claims (1)
- 【請求項１】 半絶縁性半導体基板上に形成した第１導
体薄膜（グランドプレーン）と，該第１薄膜にピッチの
異なる窓開けを行い，その窓に形成された絶縁支柱と，
該支柱により空中に支持された第２導体薄膜（信号伝送
路）とによりマイクロストリップラインを形成し，同時
に複数の受動素子を形成すると共に，これらを相互結線
したことを特徴とするマルチチップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07740092A JP3158621B2 (ja) | 1992-03-31 | 1992-03-31 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07740092A JP3158621B2 (ja) | 1992-03-31 | 1992-03-31 | マルチチップモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685510A true JPH0685510A (ja) | 1994-03-25 |
| JP3158621B2 JP3158621B2 (ja) | 2001-04-23 |
Family
ID=13632853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07740092A Expired - Fee Related JP3158621B2 (ja) | 1992-03-31 | 1992-03-31 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3158621B2 (ja) |
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-
1992
- 1992-03-31 JP JP07740092A patent/JP3158621B2/ja not_active Expired - Fee Related
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