JPH1075024A - 遮蔽遅延線とその製造法 - Google Patents
遮蔽遅延線とその製造法Info
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- JPH1075024A JPH1075024A JP9118843A JP11884397A JPH1075024A JP H1075024 A JPH1075024 A JP H1075024A JP 9118843 A JP9118843 A JP 9118843A JP 11884397 A JP11884397 A JP 11884397A JP H1075024 A JPH1075024 A JP H1075024A
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Abstract
(57)【要約】
【課題】１チップあたりの導線の数が通常より多い、セ
ラミック基板上に構成された薄膜伝送線路遅延線を提供
する。 【解決手段】へびのように曲がりくねった伝送線路導体
４と、それを取り巻く同一平面上の周縁部接地面２０は
基板の所定位置にめっきされる。周縁部２０から突出す
る個々の接地経路（フィンガ）１８が蛇行する導体線２
２間に散在し、隣接する蛇行線２２を電気的に遮蔽す
る。信号層を硬化性エポキシ樹脂２６が覆うが、このエ
ポキシ樹脂２６は周縁部接地に接続されるスパッタリン
グされた接地平面を支持することもできる。代替の遅延
線４０は、誘電体層５０の内部に接地フィンガ４４を備
える。この接地フィンガは導体蛇行線４６間のチャネル
スペース４２に、チャネルスペース４２を被うように配
列される。
ラミック基板上に構成された薄膜伝送線路遅延線を提供
する。 【解決手段】へびのように曲がりくねった伝送線路導体
４と、それを取り巻く同一平面上の周縁部接地面２０は
基板の所定位置にめっきされる。周縁部２０から突出す
る個々の接地経路（フィンガ）１８が蛇行する導体線２
２間に散在し、隣接する蛇行線２２を電気的に遮蔽す
る。信号層を硬化性エポキシ樹脂２６が覆うが、このエ
ポキシ樹脂２６は周縁部接地に接続されるスパッタリン
グされた接地平面を支持することもできる。代替の遅延
線４０は、誘電体層５０の内部に接地フィンガ４４を備
える。この接地フィンガは導体蛇行線４６間のチャネル
スペース４２に、チャネルスペース４２を被うように配
列される。
Description
【０００１】
【発明の属する技術分野】本発明は、遅延線、特に複雑
な回路のタイミングのずれを調整するのによく使われる
薄膜伝送線路の遅延線に関するものである。
な回路のタイミングのずれを調整するのによく使われる
薄膜伝送線路の遅延線に関するものである。
【０００２】
【従来の技術】あらかじめ分布信号遅延特性の決定して
いる伝送線路組立品が、種々の処理技術を用いて、種々
の基盤材料上に構成されることは既知の通りである。そ
のような素子は、一般的にへびのように曲がりくねった
導体経路で構成されている。どの素子の遅延特性も、主
に伝送線路の物理的長さによって確定される。そのた
め、蒸着できる伝送線路が多いほど、遅延線を長くする
ことができ、遅延時間も長くすることができ、ひいては
設計者の融通性を拡げることにもなる。伝送線路は、単
層上にも、幾層にも積み重なり相互接続された層の上に
も張り巡らすことができる。
いる伝送線路組立品が、種々の処理技術を用いて、種々
の基盤材料上に構成されることは既知の通りである。そ
のような素子は、一般的にへびのように曲がりくねった
導体経路で構成されている。どの素子の遅延特性も、主
に伝送線路の物理的長さによって確定される。そのた
め、蒸着できる伝送線路が多いほど、遅延線を長くする
ことができ、遅延時間も長くすることができ、ひいては
設計者の融通性を拡げることにもなる。伝送線路は、単
層上にも、幾層にも積み重なり相互接続された層の上に
も張り巡らすことができる。
【０００３】反射や信号劣化を起こしうる電気的結合を
避けるため、導体の間隔は十分に取らなければならな
い。導体経路が互いに接近している場合、特に負の電磁
結合が起こりうる。これに関連する他の素子特性として
は、近接した接地平面の数や接地平面どうしの相対的位
置づけ、および伝送線路と接地層を分離する関連した誘
電体のタイプと厚みがあるが、これらは製品の分布誘導
係数と静電容量にも影響を与える。
避けるため、導体の間隔は十分に取らなければならな
い。導体経路が互いに接近している場合、特に負の電磁
結合が起こりうる。これに関連する他の素子特性として
は、近接した接地平面の数や接地平面どうしの相対的位
置づけ、および伝送線路と接地層を分離する関連した誘
電体のタイプと厚みがあるが、これらは製品の分布誘導
係数と静電容量にも影響を与える。
【０００４】そのような素子が高周波応用分野で用いら
れる場合は、一般的に酸化アルミニウムのようなセラミ
ック基板材料がよく使われる。しかし、実際には、基板
の厚みの制限があるため、多層技術が施されない限り、
構成され得る素子のサイズが制限される。反対に、他の
層が追加されるに従って組立コストが上昇し生産性は減
少する。そのため、単層組立品に蒸着できる導体の数を
増加させるほうが他の層を追加するより望ましい。
れる場合は、一般的に酸化アルミニウムのようなセラミ
ック基板材料がよく使われる。しかし、実際には、基板
の厚みの制限があるため、多層技術が施されない限り、
構成され得る素子のサイズが制限される。反対に、他の
層が追加されるに従って組立コストが上昇し生産性は減
少する。そのため、単層組立品に蒸着できる導体の数を
増加させるほうが他の層を追加するより望ましい。
【０００５】出願人が知っている伝送線路遅延線素子に
ついては、米国特許番号5,365,203、5,164,692、5,146,
191、5,030,931、4,641,114、4,641,113、3,257,629、
2,832,935に記載されている。これらの素子のうちいく
つかは、本発明の組立品の構成と類似した特徴を含んで
いるが、本発明の長所を併せ持つ構成を与えるものはな
い。
ついては、米国特許番号5,365,203、5,164,692、5,146,
191、5,030,931、4,641,114、4,641,113、3,257,629、
2,832,935に記載されている。これらの素子のうちいく
つかは、本発明の組立品の構成と類似した特徴を含んで
いるが、本発明の長所を併せ持つ構成を与えるものはな
い。
【０００６】
【発明が解決しようとする課題】本発明は、セラミック
基板に適用可能な組立スペースに対し最適密度の導体線
路を持つ素子を開発するために、へびのように曲がりく
ねった導体の各々の曲がりくねった線間に接地経路を組
み合わせた遅延線回路とその製造方法を提供するもので
ある。
基板に適用可能な組立スペースに対し最適密度の導体線
路を持つ素子を開発するために、へびのように曲がりく
ねった導体の各々の曲がりくねった線間に接地経路を組
み合わせた遅延線回路とその製造方法を提供するもので
ある。
【０００７】従って、本発明の第一目的は、適切な基板
上に最適な長さの導体で構成された伝送線路遅延線を提
供することである。本発明のさらなる目的は、導体経路
内に多数の曲がりくねった線を含み、その曲がりくねっ
た線が接地導体によって分離されている、パターン化さ
れた、曲がりくねった伝送線路を提供することである。
上に最適な長さの導体で構成された伝送線路遅延線を提
供することである。本発明のさらなる目的は、導体経路
内に多数の曲がりくねった線を含み、その曲がりくねっ
た線が接地導体によって分離されている、パターン化さ
れた、曲がりくねった伝送線路を提供することである。
【０００９】本発明のさらなる目的は、上記曲がりくね
った信号線及び散在した接地経路をエポキシ誘電体と接
地層で被覆することである。本発明のさらなる目的は、
上記遅延線層と同等の多数の伝送線路遅延線層及び／又
はパターン化された接地層を積層できる組立品を提供す
ることである。
った信号線及び散在した接地経路をエポキシ誘電体と接
地層で被覆することである。本発明のさらなる目的は、
上記遅延線層と同等の多数の伝送線路遅延線層及び／又
はパターン化された接地層を積層できる組立品を提供す
ることである。
【００１１】本発明のさらなる目的は、接地導体と同一
平面にあって接地導体により周縁部を定められるパター
ン化された伝送線路であって、曲がりくねった線間の電
磁結合を避けるために、その接地導体の周縁部から電気
的に接地されたフィンガをその曲がりくねった信号線の
間に伸長させた伝送線路を提供することである。
平面にあって接地導体により周縁部を定められるパター
ン化された伝送線路であって、曲がりくねった線間の電
磁結合を避けるために、その接地導体の周縁部から電気
的に接地されたフィンガをその曲がりくねった信号線の
間に伸長させた伝送線路を提供することである。
【００１２】本発明のさらなる目的は、多数の曲がりく
ねった線を持つパターン化された伝送線路であって、そ
の上部に誘電体が被覆され、且つ接地フィンガが各曲が
りくねった信号線の中間に伸長して信号線間の電磁結合
を防ぐように設けられた伝送線路を提供することにあ
る。
ねった線を持つパターン化された伝送線路であって、そ
の上部に誘電体が被覆され、且つ接地フィンガが各曲が
りくねった信号線の中間に伸長して信号線間の電磁結合
を防ぐように設けられた伝送線路を提供することにあ
る。
【００１３】
【課題を解決するための手段】前述された本発明の種々
の目的、長所、卓越性は、好ましい回路構成、すなわ
ち、セラミック基板の同一平面上に接地導体によって境
界がつけられ、スパッタリングされた導電性の曲がりく
ねった伝送線路を含む組立品を提供する様な回路構成に
見いだすことができる。
の目的、長所、卓越性は、好ましい回路構成、すなわ
ち、セラミック基板の同一平面上に接地導体によって境
界がつけられ、スパッタリングされた導電性の曲がりく
ねった伝送線路を含む組立品を提供する様な回路構成に
見いだすことができる。
【００１４】本発明の遅延線装置は、ａ）電気絶縁性の
基板に形成された第１導体層であって、 お互いに離れた複数のへびのように曲がりくねった線
（以下、「蛇行線」という。）を有する、入力・出力端
子で終端する曲がりくねった導体と、その曲がりくねっ
た導体の周りに境界線を描き、前記の近接する蛇行線ど
うしの間に同軸上に突出する複数の導電フィンガ経路を
持つ接地導体とを含み、前記の曲がりくねった導体がそ
の長さにわたって一定のインピーダンスを示すもの、 ｂ）前記の曲がりくねった導体を被うように設けられる
誘電体層、 ｃ）前記の曲がりくねった導体と接地導体に各々接続す
る複数の成端手段を備えていることを特徴とする。本発
明の装置においては、接地フィンガが各蛇行線の中間に
伸長しているので、蛇行線間の電磁結合が防がれる。
基板に形成された第１導体層であって、 お互いに離れた複数のへびのように曲がりくねった線
（以下、「蛇行線」という。）を有する、入力・出力端
子で終端する曲がりくねった導体と、その曲がりくねっ
た導体の周りに境界線を描き、前記の近接する蛇行線ど
うしの間に同軸上に突出する複数の導電フィンガ経路を
持つ接地導体とを含み、前記の曲がりくねった導体がそ
の長さにわたって一定のインピーダンスを示すもの、 ｂ）前記の曲がりくねった導体を被うように設けられる
誘電体層、 ｃ）前記の曲がりくねった導体と接地導体に各々接続す
る複数の成端手段を備えていることを特徴とする。本発
明の装置においては、接地フィンガが各蛇行線の中間に
伸長しているので、蛇行線間の電磁結合が防がれる。
【００１６】本発明の遅延線装置を製造する適切な方法
は、 ａ）互い違いに置かれた複数のへびのように曲がりくね
った線（上記の蛇行線となる。）を含み入力・出力端子
で終端する導体層であって、長さに応じて一定のインピ
ーダンスを示す曲がりくねった導体層を電気絶縁性の基
板上に形成すること、 ｂ）前記の曲がりくねった導体の周りに境界線を描く接
地導体であって、その曲がりくねった導体の近接した蛇
行線どうしの間に同軸上に突出する複数のフィンガ経路
を有する接地導体を形成すること、 ｃ）前記の曲がりくねった導体層を被うように誘電体層
を設けること、 ｄ）前記の曲がりくねった導体と前記の接地導体に各々
接続する複数の端子を形成することを備えることを特徴
とする。
は、 ａ）互い違いに置かれた複数のへびのように曲がりくね
った線（上記の蛇行線となる。）を含み入力・出力端子
で終端する導体層であって、長さに応じて一定のインピ
ーダンスを示す曲がりくねった導体層を電気絶縁性の基
板上に形成すること、 ｂ）前記の曲がりくねった導体の周りに境界線を描く接
地導体であって、その曲がりくねった導体の近接した蛇
行線どうしの間に同軸上に突出する複数のフィンガ経路
を有する接地導体を形成すること、 ｃ）前記の曲がりくねった導体層を被うように誘電体層
を設けること、 ｄ）前記の曲がりくねった導体と前記の接地導体に各々
接続する複数の端子を形成することを備えることを特徴
とする。
【００１７】更に、上記本発明の装置と関連する第２の
本発明遅延線装置は、 ａ）互い違いに置かれた複数のへびのように曲がりくね
った線（上記蛇行線に対応する。）を含み入力・出力端
子で終端する導体層であって、長さに応じて一定のイン
ピーダンスを示す曲がりくねった導体層を電気絶縁性の
基板上に形成すること、 ｂ）前記の曲がりくねった導体の周りに境界線を描く接
地導体であって、その曲がりくねった導体の近接した蛇
行線どうしの間に同軸上に突出する複数のフィンガ経路
を有する接地導体を形成すること、 ｃ）前記の曲がりくねった導体層を被うように誘電体層
を設けること、 ｄ）前記の曲がりくねった導体と前記の接地導体に各々
接続する複数の端子を形成することを備えることを特徴
とする。
本発明遅延線装置は、 ａ）互い違いに置かれた複数のへびのように曲がりくね
った線（上記蛇行線に対応する。）を含み入力・出力端
子で終端する導体層であって、長さに応じて一定のイン
ピーダンスを示す曲がりくねった導体層を電気絶縁性の
基板上に形成すること、 ｂ）前記の曲がりくねった導体の周りに境界線を描く接
地導体であって、その曲がりくねった導体の近接した蛇
行線どうしの間に同軸上に突出する複数のフィンガ経路
を有する接地導体を形成すること、 ｃ）前記の曲がりくねった導体層を被うように誘電体層
を設けること、 ｄ）前記の曲がりくねった導体と前記の接地導体に各々
接続する複数の端子を形成することを備えることを特徴
とする。
【００１８】このように、蛇行線間に組み込まれる接地
線を遅延線回路に対して垂直方向に配置すると、蛇行線
部分での導体の間隔がさらに狭くなる。その結果、電磁
結合を防止しつつ配線密度を高めることができる。
線を遅延線回路に対して垂直方向に配置すると、蛇行線
部分での導体の間隔がさらに狭くなる。その結果、電磁
結合を防止しつつ配線密度を高めることができる。
【００１９】本発明の目的、利点、卓越性は、添付図に
関する以下の説明からさらに明らかになるだろう。本発
明の限定については、記載されたものだけで解釈するべ
きではない。本発明の範囲は特許請求の範囲を考慮して
解釈すべきである。代替構成、改良、修正が考えられて
きた程度まで、適切に記載する。
関する以下の説明からさらに明らかになるだろう。本発
明の限定については、記載されたものだけで解釈するべ
きではない。本発明の範囲は特許請求の範囲を考慮して
解釈すべきである。代替構成、改良、修正が考えられて
きた程度まで、適切に記載する。
【００２０】
【発明の実施の形態】前記の蛇行線は、例えば互いに一
律の間隔をおいて存在し、前記の導電フィンガ経路が隣
接の蛇行線の各対の間に設けられる。
律の間隔をおいて存在し、前記の導電フィンガ経路が隣
接の蛇行線の各対の間に設けられる。
【００２１】本発明の装置は第２の接地導体を含んでも
良い。第２接地導体は、例えば前記の誘電体層を被うよ
うに実装され、しかも前記の接地導体の境界線部分に電
気的に接続される。このときの誘電体層は例えば硬化性
エポキシ樹脂である。
良い。第２接地導体は、例えば前記の誘電体層を被うよ
うに実装され、しかも前記の接地導体の境界線部分に電
気的に接続される。このときの誘電体層は例えば硬化性
エポキシ樹脂である。
【００２２】前記の蛇行線を含む曲がりくねった導体及
び接地導体は、例えばセラミック基板にスパッタリング
されることにより形成される。この場合、第２接地導体
は導電フィンガ経路と誘電体層の上に蒸着され、境界線
を描く接地導体に接続される。ただし、曲がりくねった
導体、接地導体及び第２接地導体はメッキでも良い。ま
た、前記の導電フィンガ経路は前記の誘電体層の溝に設
けられていてもよい。前記の成端手段は、例えば前記の
基板の周辺部にある、縦割りされメタライズ処理された
複数のビアからなる。これにより表面実装組立の便宜を
図ることができる。
び接地導体は、例えばセラミック基板にスパッタリング
されることにより形成される。この場合、第２接地導体
は導電フィンガ経路と誘電体層の上に蒸着され、境界線
を描く接地導体に接続される。ただし、曲がりくねった
導体、接地導体及び第２接地導体はメッキでも良い。ま
た、前記の導電フィンガ経路は前記の誘電体層の溝に設
けられていてもよい。前記の成端手段は、例えば前記の
基板の周辺部にある、縦割りされメタライズ処理された
複数のビアからなる。これにより表面実装組立の便宜を
図ることができる。
【００２５】第２の遅延線装置の構成では、パターン化
された蛇行線及び周縁部接地導体が、基板に塗布され、
例えばベンゾサイクロブテン重合体等の誘電体層で被覆
される。この重合体は、蛇行線間に溝を形成するように
部分的に露光現像され、その溝に接地フィンガが敷かれ
る。接地フィンガは、周縁部接地導体に接続される。
された蛇行線及び周縁部接地導体が、基板に塗布され、
例えばベンゾサイクロブテン重合体等の誘電体層で被覆
される。この重合体は、蛇行線間に溝を形成するように
部分的に露光現像され、その溝に接地フィンガが敷かれ
る。接地フィンガは、周縁部接地導体に接続される。
【００２６】
−実施例１− 本発明に従って構成された代表的な表面実装遅延線２を
回路図として図１に示す。一般的には、このような遅延
線素子２の多くは、それぞれの回路の基板を形成する酸
化物セラミックのウエハ上に同時に形成される。移植さ
れた基板が完成し、適当な大きさのさいの目にカットさ
れると、個々の多くの遅延線素子２になる。
回路図として図１に示す。一般的には、このような遅延
線素子２の多くは、それぞれの回路の基板を形成する酸
化物セラミックのウエハ上に同時に形成される。移植さ
れた基板が完成し、適当な大きさのさいの目にカットさ
れると、個々の多くの遅延線素子２になる。
【００２７】各々の遅延線素子２は、導電性がありメタ
ライズ処理された導体４を備え、それが曲がりくねった
経路の形に形成される。導体４は、入力端子６と出力端
子８の間に張り巡らされるが、それらの端子はセラミッ
ク基板の周辺端に配置される。導体４は、任意のインピ
ーダンスを示すように形成できるが、ここでは、その長
さにわたって一様に５０Ωのインピーダンスを与える。
ライズ処理された導体４を備え、それが曲がりくねった
経路の形に形成される。導体４は、入力端子６と出力端
子８の間に張り巡らされるが、それらの端子はセラミッ
ク基板の周辺端に配置される。導体４は、任意のインピ
ーダンスを示すように形成できるが、ここでは、その長
さにわたって一様に５０Ωのインピーダンスを与える。
【００２８】導体４及び端子６、８の構成と位置付け
は、遅延線素子２の実装密度に適合するように変更する
ことができる。導体４の形もまた、回旋状、波状、へび
のように曲がりくねった形など、どの種類のパターンに
も変更できる。遅延を増大させるために、複数の遅延線
素子２を積層したり、電気的に接続したりすることがで
きる。
は、遅延線素子２の実装密度に適合するように変更する
ことができる。導体４の形もまた、回旋状、波状、へび
のように曲がりくねった形など、どの種類のパターンに
も変更できる。遅延を増大させるために、複数の遅延線
素子２を積層したり、電気的に接続したりすることがで
きる。
【００２９】接地導体１０は、導体４の平面上で導体４
の周りに境界線を形成し、相接する平面上で導体４を被
覆する。誘電体材料が、導体４の領域にある接地導体と
被覆接地平面とを分離するが、それ以外では接地導体ど
うしは電気的に共通している。接地導体１０は、端縁に
設けられた一対の端子１２と１４で終端する。端子６、
８、１２、１４は、補充のはんだのビアとして形成され
ウエハをさいの目に切る際に切断される。このようなビ
アの構成と利点については、米国特許5,506,754に説明
されている。
の周りに境界線を形成し、相接する平面上で導体４を被
覆する。誘電体材料が、導体４の領域にある接地導体と
被覆接地平面とを分離するが、それ以外では接地導体ど
うしは電気的に共通している。接地導体１０は、端縁に
設けられた一対の端子１２と１４で終端する。端子６、
８、１２、１４は、補充のはんだのビアとして形成され
ウエハをさいの目に切る際に切断される。このようなビ
アの構成と利点については、米国特許5,506,754に説明
されている。
【００３０】図２から４は、ここで好ましい伝送線路遅
延線素子２の構成についての詳細図である。遅延線素子
２は高周波ディジタルスイッチ組立品に使用される。現
在のところ、遅延線素子２を用いると10〜600ピコ秒の
範囲の遅延を得ることができる。
延線素子２の構成についての詳細図である。遅延線素子
２は高周波ディジタルスイッチ組立品に使用される。現
在のところ、遅延線素子２を用いると10〜600ピコ秒の
範囲の遅延を得ることができる。
【００３１】図２に注目すると、セラミック基板３上に
形成され、遅延線素子２のスパッタリングしたメタライ
ズ処理層が図示されている。セラミック基板３は、厚さ
約0.25mm、誘電率9.6である。基板３上には導体４と、
接地導体１０の一部を構成する接地層１６が形成され
る。
形成され、遅延線素子２のスパッタリングしたメタライ
ズ処理層が図示されている。セラミック基板３は、厚さ
約0.25mm、誘電率9.6である。基板３上には導体４と、
接地導体１０の一部を構成する接地層１６が形成され
る。
【００３２】接地層１６には、多数の突出したフィンガ
１８が含まれ、これらフィンガ１８は端子６、８を除く
導体４の周りに境界線を描く周縁部２０から延びてい
る。周縁部２０は端子６、８にも、導体４にも接触しな
い。フィンガ１８は導体４の蛇行線２２の間のチャネル
スペース２４に延びている。フィンガ１８はチャネルス
ペース２４内の中心部に位置する。
１８が含まれ、これらフィンガ１８は端子６、８を除く
導体４の周りに境界線を描く周縁部２０から延びてい
る。周縁部２０は端子６、８にも、導体４にも接触しな
い。フィンガ１８は導体４の蛇行線２２の間のチャネル
スペース２４に延びている。フィンガ１８はチャネルス
ペース２４内の中心部に位置する。
【００３３】フィンガ１８は、各蛇行線が互いに相互結
合、特に負の誘導結合をしないように、各々の蛇行線２
２を電気的に遮蔽する。チャネルスペース２４にフィン
ガ１８があるので、一般的には240〜450ミクロンの間隔
が必要なところを、特別に130〜330ミクロンにまで減ら
すことができる。そのため、基板３の利用可能な表面積
に形成できる導体４の長さを、現状に比べ200%程度長く
することができる。
合、特に負の誘導結合をしないように、各々の蛇行線２
２を電気的に遮蔽する。チャネルスペース２４にフィン
ガ１８があるので、一般的には240〜450ミクロンの間隔
が必要なところを、特別に130〜330ミクロンにまで減ら
すことができる。そのため、基板３の利用可能な表面積
に形成できる導体４の長さを、現状に比べ200%程度長く
することができる。
【００３４】図３にさらに注目すると、呼称"A"から"F"
で表示されたそれぞれの寸法は、導体４とフィンガ１８
に30〜50ミクロンの範囲の線幅"B"と"D"を持たせて形成
するように現在定義されている。図６で示されるような
好ましい電気的特性を与える回路を製造するために、A
とBには50ミクロンの線幅が使われてきた。周縁部２０
と導体４の間隔、チャネルスペース２４のフィンガ１８
と導体４の間隔"A"と"C"には30〜50ミクロンが、それぞ
れ与えられ、フィンガ１８どうしの中心間隔"E"と"F"に
は、160〜320ミクロンが与えられている。線幅と間隔は
基板３と、導体４を被う誘電層２６の処理能力と誘電特
性に依存して、お互いに関連を持ちつつ決められる。現
在は、一律の線幅と間隔が使われているが、線幅と間隔
はそれぞれ異なる値でも良い。
で表示されたそれぞれの寸法は、導体４とフィンガ１８
に30〜50ミクロンの範囲の線幅"B"と"D"を持たせて形成
するように現在定義されている。図６で示されるような
好ましい電気的特性を与える回路を製造するために、A
とBには50ミクロンの線幅が使われてきた。周縁部２０
と導体４の間隔、チャネルスペース２４のフィンガ１８
と導体４の間隔"A"と"C"には30〜50ミクロンが、それぞ
れ与えられ、フィンガ１８どうしの中心間隔"E"と"F"に
は、160〜320ミクロンが与えられている。線幅と間隔は
基板３と、導体４を被う誘電層２６の処理能力と誘電特
性に依存して、お互いに関連を持ちつつ決められる。現
在は、一律の線幅と間隔が使われているが、線幅と間隔
はそれぞれ異なる値でも良い。
【００３５】硬化性のエポキシ樹脂誘電体２６が、導体
４、フィンガ１８、チャネル２４を被うように15〜25ミ
クロンの範囲の厚みで設けられる。誘電体２６は、2〜4
の比誘電率を示す。次にめっきされた薄膜汎用接地層２
８が、誘電体２６を覆い、周縁部２０及び端子１２，１
４と電気的に接続する。接地層２８を含むか否かを任意
に選択できるのは、高く評価できる点である。
４、フィンガ１８、チャネル２４を被うように15〜25ミ
クロンの範囲の厚みで設けられる。誘電体２６は、2〜4
の比誘電率を示す。次にめっきされた薄膜汎用接地層２
８が、誘電体２６を覆い、周縁部２０及び端子１２，１
４と電気的に接続する。接地層２８を含むか否かを任意
に選択できるのは、高く評価できる点である。
【００３６】図４の拡大断面図では、導体４はおよそ20
ミクロンの厚みで蒸着される。蛇行線２２とフィンガ１
８の間のチャネルスペース２４を埋め、導体層４及び接
地層１６を被覆した上、さらに付加的に15〜25ミクロン
の厚みの誘電体２６が塗布される。接地層２８は誘電体
２６を被うように15〜25ミクロンの厚みで蒸着され、周
縁部２０と接続する。
ミクロンの厚みで蒸着される。蛇行線２２とフィンガ１
８の間のチャネルスペース２４を埋め、導体層４及び接
地層１６を被覆した上、さらに付加的に15〜25ミクロン
の厚みの誘電体２６が塗布される。接地層２８は誘電体
２６を被うように15〜25ミクロンの厚みで蒸着され、周
縁部２０と接続する。
【００３７】遅延線素子２を構成し、前述の物理的形
状、厚みを得るために使われる一連の処理手順を、図５
に示す。先ず、セラミック基板３をレーザ加工し、ビ
ア、またはスルーホールを端子４、６、１２、１４のそ
れぞれの位置に形成したり、または他の遅延線素子２の
ような隣接する積層体に接続するために使用する他のビ
アを形成する。この隣接する遅延線素子２は遅延時間を
より長くするために導体４に直列に接続されるものであ
る。通常はこの後、公知の方法を用いて、基板３上に15
〜25ミクロンの厚みの銅の層をスパッタリングしたり、
めっきしたりする。そして、公知の写真平版処理によ
り、導体４及び接地層１６の各経路を形成する。
状、厚みを得るために使われる一連の処理手順を、図５
に示す。先ず、セラミック基板３をレーザ加工し、ビ
ア、またはスルーホールを端子４、６、１２、１４のそ
れぞれの位置に形成したり、または他の遅延線素子２の
ような隣接する積層体に接続するために使用する他のビ
アを形成する。この隣接する遅延線素子２は遅延時間を
より長くするために導体４に直列に接続されるものであ
る。通常はこの後、公知の方法を用いて、基板３上に15
〜25ミクロンの厚みの銅の層をスパッタリングしたり、
めっきしたりする。そして、公知の写真平版処理によ
り、導体４及び接地層１６の各経路を形成する。
【００３８】熱硬化性のエポキシ樹脂が導体４及び接地
層１６の各経路に塗布され、誘電体２６の層を設ける。
それから露出した周縁部２０と端子１２，１４に接地層
２８をめっきし、次にニッケルや金の適合する層を蒸着
し、はんだでビア端子を充填する。ウエハの表面に線を
刻みつけ、ウエハから個々のダイスをばらばらにはず
す。ここで各遅延線素子２の電気インピーダンスと遅延
時間が決定される。最後に、適合するパッシベーション
材が塗布され、それぞれのダイスはリールディスペンサ
に実装され、巻き取られる。
層１６の各経路に塗布され、誘電体２６の層を設ける。
それから露出した周縁部２０と端子１２，１４に接地層
２８をめっきし、次にニッケルや金の適合する層を蒸着
し、はんだでビア端子を充填する。ウエハの表面に線を
刻みつけ、ウエハから個々のダイスをばらばらにはず
す。ここで各遅延線素子２の電気インピーダンスと遅延
時間が決定される。最後に、適合するパッシベーション
材が塗布され、それぞれのダイスはリールディスペンサ
に実装され、巻き取られる。
【００３９】図６はまた、導体４を通して伝送された矩
形波信号３０の上昇エッジのオシロスコープトレースを
示している。遅延信号３２も示されているが、それは上
昇、下降いずれのエッジ遷移においてもノイズのない伝
送信号と本質的によく似ている。実質的に線形の特性が
２GHzで測定された。それに対し、従来技術で構成され
た遅延線では、１GHz未満で挿入損失が信号に影響を及
ぼしうる。
形波信号３０の上昇エッジのオシロスコープトレースを
示している。遅延信号３２も示されているが、それは上
昇、下降いずれのエッジ遷移においてもノイズのない伝
送信号と本質的によく似ている。実質的に線形の特性が
２GHzで測定された。それに対し、従来技術で構成され
た遅延線では、１GHz未満で挿入損失が信号に影響を及
ぼしうる。
【００４０】−実施例２− 実施例１（図１）の遅延線素子２に類似した遅延線素子
４０の改良構成を図７に示す。遅延線素子４０の詳細構
成は、以下の様な特徴を持つ。チャネルスペース４２は
遅延線素子２の場合よりもさらに圧縮されている。そし
て、接地フィンガ４４が、導体蛇行線４６間のチャネル
スペース４２の上部であって、硬化性及び感光性を持つ
ＢＣＢ重合体誘電体５０に形成される溝４８の中に位置
する。溝４８は誘電体５０を部分的に露光して形成され
る。この追加加工の工程は図５のオプションとして示さ
れている。
４０の改良構成を図７に示す。遅延線素子４０の詳細構
成は、以下の様な特徴を持つ。チャネルスペース４２は
遅延線素子２の場合よりもさらに圧縮されている。そし
て、接地フィンガ４４が、導体蛇行線４６間のチャネル
スペース４２の上部であって、硬化性及び感光性を持つ
ＢＣＢ重合体誘電体５０に形成される溝４８の中に位置
する。溝４８は誘電体５０を部分的に露光して形成され
る。この追加加工の工程は図５のオプションとして示さ
れている。
【００４１】他の点では、導体蛇行線４６と周縁部接地
導体５２が、遅延線素子２と同様の方法で形成される。
被覆接地層５４と接地フィンガ４４も又、図５に示され
るオプションの加工工程で形成される。図７に示すよう
に接地フィンガ４４を設けると、基板３で必要とされる
表面積をさらに減らすことができる。遅延線素子２上の
遅延線導体において蛇行線４６を倍増させると、およそ
２倍のスペースに達すると思われる。
導体５２が、遅延線素子２と同様の方法で形成される。
被覆接地層５４と接地フィンガ４４も又、図５に示され
るオプションの加工工程で形成される。図７に示すよう
に接地フィンガ４４を設けると、基板３で必要とされる
表面積をさらに減らすことができる。遅延線素子２上の
遅延線導体において蛇行線４６を倍増させると、およそ
２倍のスペースに達すると思われる。
【００４２】多数の好適な回路部品や組立品の構成に関
して本発明を説明してきたが、本発明はさらに当業者に
他の構成も提案することができるのはいうまでもない。
それゆえ、本発明の適用範囲は、特許請求の範囲の意
図、適用範囲内で、広く解釈されるべきである。
して本発明を説明してきたが、本発明はさらに当業者に
他の構成も提案することができるのはいうまでもない。
それゆえ、本発明の適用範囲は、特許請求の範囲の意
図、適用範囲内で、広く解釈されるべきである。
【００４３】
【発明の効果】信号導体の間隔を狭くすることができ、
素子を小型化できる。また、同じサイズの素子について
大きな遅延時間を得ることができる。
素子を小型化できる。また、同じサイズの素子について
大きな遅延時間を得ることができる。
【図１】 本発明の実施例に係る遅延線の回路図であ
る。
る。
【図２】 上記遅延線素子のメタライズ処理した信号導
体と周縁部接地層の平面図である。
体と周縁部接地層の平面図である。
【図３】 上記遅延線素子の近接した接地フィンガと導
体経路との間隙についての詳細断面図である。
体経路との間隙についての詳細断面図である。
【図４】 上記遅延線素子の断面図で、エポキシ誘電体
と接地層の被覆を表している。
と接地層の被覆を表している。
【図５】 上記遅延線素子の組み立て工程のフローチャ
ートである。
ートである。
【図６】 上記遅延線素子によって伝播される矩形波信
号の典型的な正方向遷移である。
号の典型的な正方向遷移である。
【図７】 他の実施例に係る伝送線路の遅延線素子を示
す断面図であり、部分的に露光された誘電性重合体内部
に接地フィンガが形成されている様子を表している。
す断面図であり、部分的に露光された誘電性重合体内部
に接地フィンガが形成されている様子を表している。
２，４０ 遅延線素子 ３ セラミック基板 ４ 信号導体 ６，８，１２，１４ 端子 １０ 接地導体 １６，２８，５４ 接地層 １８，４４ フィンガ ２０，５２ 周縁部 ２２，４６ 蛇行線 ２４，４２ チャネルスペース ２６，５０ 誘電体層 ４８ 溝
───────────────────────────────────────────────────── フロントページの続き (71)出願人 597064481 1980 Ｃｏｍｍｅｒｃｅ Ｄｒｉｖｅ，Ｎ ｏｒｔｈ Ｍａｎｋａｔｏ，Ｍｉｎｎｅｓ ｏｔａ 56003−1702，Ｔｈｅ Ｕｎｉｔ ｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃ ａ
Claims (16)
- 【請求項１】ａ）電気絶縁性の基板に形成された第１導
体層であって、 お互いに離れた複数のへびのように曲がりくねった線
（以下、この請求項を引用する請求項において「蛇行
線」という。）を有する、入力・出力端子で終端する曲
がりくねった導体と、 その曲がりくねった導体の周りに境界線を描き、前記の
近接する蛇行線どうしの間に同軸上に突出する複数の導
電フィンガ経路を持つ接地導体とを含み、 前記の曲がりくねった導体がその長さにわたって一定の
インピーダンスを示すもの、 ｂ）前記の曲がりくねった導体を被うように設けられる
誘電体層、 ｃ）前記の曲がりくねった導体と接地導体に各々接続す
る複数の成端手段を備えていることを特徴とする遅延線
装置。 - 【請求項２】前記の蛇行線が互いに一律の間隔をおいて
存在し、前記の導電フィンガ経路が隣接の蛇行線の各対
の間に設けられている請求項１に記載の装置。 - 【請求項３】前記の誘電体層を被うように実装され、し
かも前記の接地導体の境界線部分に電気的に接続された
第２の接地導体を含む請求項１に記載の装置。 - 【請求項４】第２接地導体が硬化性エポキシ樹脂の誘電
体層に設けられ、接地導体の前記境界線部分に接続され
ている請求項３に記載の装置。 - 【請求項５】前記の曲がりくねった導体及び接地導体が
セラミック基板にスパッタリングされている請求項１に
記載の装置。 - 【請求項６】前記の導電フィンガ経路が前記の誘電体層
の溝に設けられている請求項１に記載の装置。 - 【請求項７】第２接地導体が前記の導電フィンガ経路と
誘電体層の上に形成され、境界線を描く接地導体に接続
されている請求項５に記載の装置。 - 【請求項８】前記の成端手段が、前記の基板の周辺部に
ある、縦割りされメタライズ処理された複数のビアから
なる請求項１に記載の装置。 - 【請求項９】ａ）電気絶縁性の基板に形成された第１導
体層であって、 お互いに離れた複数のへびのように曲がりくねった線を
有する、入力・出力端子で終端する曲がりくねった導体
と、 その曲がりくねった導体の周りに境界線を描く第１接地
導体とを含み、 その曲がりくねった導体がその長さにわたって一定のイ
ンピーダンスを示すもの、 ｂ）前記の曲がりくねった導体を被うように設けられた
誘電体層、 ｃ）前記の誘電体層の溝に設けられて、前記の曲がりく
ねった導体の近接した蛇行線間に被さり且つ同軸上に突
き出す複数の導電フィンガ経路であって、その経路が前
記接地導体の境界線部分に電気的に接続するもの、 ｄ）前記の曲がりくねった導体と接地導体に各々接続す
る複数の成端手段を備えていることを特徴とする遅延線
装置。 - 【請求項１０】さらに前記の誘電体層を被うように設け
られ、しかも前記の境界線を描く接地導体と複数の導電
フィンガ経路に電気的に接続される接地層を備えている
請求項９に記載の遅延線装置。 - 【請求項１１】ａ）互い違いに置かれた複数のへびのよ
うに曲がりくねった線（以下、この請求項を引用する請
求項において「蛇行線」という。）を含み入力・出力端
子で終端する導体層であって、長さに応じて一定のイン
ピーダンスを示す曲がりくねった導体層を電気絶縁性の
基板上に形成すること、 ｂ）前記の曲がりくねった導体の周りに境界線を描く接
地導体であって、その曲がりくねった導体の近接した蛇
行線どうしの間に同軸上に突出する複数のフィンガ経路
を有する接地導体を形成すること、 ｃ）前記の曲がりくねった導体層を被うように誘電体層
を設けること、 ｄ）前記の曲がりくねった導体と前記の接地導体に各々
接続する複数の端子を形成することを備えることを特徴
とする遅延線装置の製造方法。 - 【請求項１２】前記の誘電体層を被うように第２接地層
を設け、この第２接地層を前記の接地導体に接続する請
求項１１に記載の方法。 - 【請求項１３】前記の曲がりくねった導体層がセラミッ
ク基板上にめっきされ、前記の第２接地層が前記の誘電
体層にスパッタリングされる請求項１１に記載の方法。 - 【請求項１４】前記の誘電体層がエポキシ樹脂を含む請
求項１１に記載の方法。 - 【請求項１５】前記の複数の突出するフィンガ経路が、
前記の曲がりくねった導体の蛇行線間を被い、且つ同軸
上に突き出すように前記の誘電体層の溝に形成される請
求項１１に記載の方法。 - 【請求項１６】前記の誘電体層がベンゾサイクロブテン
（ＢＣＢ）重合体を含む請求項１５に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/688,105 US5808241A (en) | 1996-07-29 | 1996-07-29 | Shielded delay line and method of manufacture |
| US08/688105 | 1996-07-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1075024A true JPH1075024A (ja) | 1998-03-17 |
| JP2944962B2 JP2944962B2 (ja) | 1999-09-06 |
Family
ID=24763143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9118843A Expired - Fee Related JP2944962B2 (ja) | 1996-07-29 | 1997-04-21 | 遮蔽遅延線 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5808241A (ja) |
| JP (1) | JP2944962B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7046104B2 (en) * | 2003-02-10 | 2006-05-16 | Harris Corporation | Controlling a time delay line by adding and removing a fluidic dielectric |
| DE602004016440D1 (de) * | 2003-11-06 | 2008-10-23 | Rohm & Haas Elect Mat | Optischer Gegenstand mit leitender Struktur |
| US7855490B2 (en) * | 2007-11-14 | 2010-12-21 | Interplex Nas, Inc. | Planar spring assembly with attached solder strip and method for making same |
| US8252823B2 (en) * | 2008-01-28 | 2012-08-28 | New York University | Oxazole and thiazole compounds as beta-catenin modulators and uses thereof |
| TW201208193A (en) * | 2010-08-04 | 2012-02-16 | Univ Chung Yuan Christian | Serpentine delay line structure with grounding protection lines |
| JP5216147B2 (ja) * | 2011-03-08 | 2013-06-19 | 日本オクラロ株式会社 | 差動伝送回路、光送受信モジュール、及び情報処理装置 |
| TWI434634B (zh) * | 2011-08-09 | 2014-04-11 | 中原大學 | Differential mode flat spiral delay line structure |
| CN113473724B (zh) * | 2021-08-16 | 2023-02-14 | 展讯通信（上海）有限公司 | 印刷电路板和印刷电路板布线方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2832935A (en) * | 1954-06-09 | 1958-04-29 | Aircraft Armaments Inc | Printed circuit delay line |
| BE625303A (ja) * | 1961-12-11 | |||
| CA1202383A (en) * | 1983-03-25 | 1986-03-25 | Herman R. Person | Thick film delay line |
| JPS59202702A (ja) * | 1983-05-02 | 1984-11-16 | Juichiro Ozawa | デイレイライン素子 |
| US4614922A (en) * | 1984-10-05 | 1986-09-30 | Sanders Associates, Inc. | Compact delay line |
| JPH01293703A (ja) * | 1988-05-16 | 1989-11-27 | Thin Film Technol Corp | ディレイライン素子 |
| JPH0446405A (ja) * | 1990-06-13 | 1992-02-17 | Murata Mfg Co Ltd | ディレイライン及びその製造方法 |
| US5164692A (en) * | 1991-09-05 | 1992-11-17 | Ael Defense Corp. | Triplet plated-through double layered transmission line |
| JP3083416B2 (ja) * | 1992-11-06 | 2000-09-04 | 進工業株式会社 | ディレイライン素子およびその製造方法 |
| US5398046A (en) * | 1993-10-01 | 1995-03-14 | Litton Systems, Inc. | Faceplate for an interactive display terminal |
-
1996
- 1996-07-29 US US08/688,105 patent/US5808241A/en not_active Expired - Lifetime
-
1997
- 1997-04-21 JP JP9118843A patent/JP2944962B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2944962B2 (ja) | 1999-09-06 |
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