JPH0745830A - 炭化シリコンｌｏｃｏｓ縦形ｍｏｓｆｅｔの作成方法とそのデバイス - Google Patents
炭化シリコンｌｏｃｏｓ縦形ｍｏｓｆｅｔの作成方法とそのデバイスInfo
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/931—Silicon carbide semiconductor
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 難しい拡散やイオン注入および湿式エッチン
グの段階を必要とせず、炭化シリコンから容易にＬＯＣ
ＯＳ縦型ＭＯＳＦＥＴを形成する方法を提供する。 【構成】 炭化シリコン基板５５上に形成されたＬＯＣ
ＯＳ炭化シリコン縦形ＭＯＳＦＥＴであって、注入およ
び拡散による電極規定の代わりに、種々のトランジスタ
電極８３，８５，８７を規定するエピタキシャル層５
７，５９，６０の部分を有する。炭化シリコン内での拡
散速度が遅いために、ＬＯＣＯＳ７５の動作はドーピン
グされたエピタキシャル層が形成された後で実行するこ
とができる。
グの段階を必要とせず、炭化シリコンから容易にＬＯＣ
ＯＳ縦型ＭＯＳＦＥＴを形成する方法を提供する。 【構成】 炭化シリコン基板５５上に形成されたＬＯＣ
ＯＳ炭化シリコン縦形ＭＯＳＦＥＴであって、注入およ
び拡散による電極規定の代わりに、種々のトランジスタ
電極８３，８５，８７を規定するエピタキシャル層５
７，５９，６０の部分を有する。炭化シリコン内での拡
散速度が遅いために、ＬＯＣＯＳ７５の動作はドーピン
グされたエピタキシャル層が形成された後で実行するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴの作成方
法とそのデバイスに関し、さらに詳しくは、ＬＯＣＯＳ
手順を利用する炭化シリコン縦形ＭＯＳＦＥＴを作成す
るための方法とそのデバイスに関する。
法とそのデバイスに関し、さらに詳しくは、ＬＯＣＯＳ
手順を利用する炭化シリコン縦形ＭＯＳＦＥＴを作成す
るための方法とそのデバイスに関する。
【０００２】
【従来の技術】動作効率が改善されて速度がより速いパ
ワー・デバイスに対する需要は、現在増加しつつある。
パワーＭＯＳＦＥＴは、バイポーラ・トランジスタより
も本質的に切り替え速度が速いので、高周波切り替えモ
ード電源およびインバータに用いる強力な候補となる。
ＭＯＳＦＥＴの製造には、シリコンなどの基板内にデバ
イスの種々の電極を形成するための多くの拡散および湿
式エッチングの段階を用いるが、この基板材料はこのよ
うな工程段階に非常に影響を受けやすい。
ワー・デバイスに対する需要は、現在増加しつつある。
パワーＭＯＳＦＥＴは、バイポーラ・トランジスタより
も本質的に切り替え速度が速いので、高周波切り替えモ
ード電源およびインバータに用いる強力な候補となる。
ＭＯＳＦＥＴの製造には、シリコンなどの基板内にデバ
イスの種々の電極を形成するための多くの拡散および湿
式エッチングの段階を用いるが、この基板材料はこのよ
うな工程段階に非常に影響を受けやすい。
【０００３】しかし、シリコンなどは比較的降伏電圧が
低く、熱伝導性が悪いために、電圧，電力および動作温
度特性において厳しく限定されるデバイスとなる。
低く、熱伝導性が悪いために、電圧，電力および動作温
度特性において厳しく限定されるデバイスとなる。
【０００４】はるかに大きな降伏電圧に耐えることがで
き、よりよい熱伝導性をもつ炭化シリコン（シリコン・
カーバイド）から横形ＭＯＳＦＥＴを作成することによ
ってこのような欠点を矯正する試みがいくつか行われて
きた。しかし、横形ＭＯＳＦＥＴには、縦形構造と同等
のレベルの性能を有するデバイスとするには、はるかに
大きなダイ面積が必要となるという欠点がある。
き、よりよい熱伝導性をもつ炭化シリコン（シリコン・
カーバイド）から横形ＭＯＳＦＥＴを作成することによ
ってこのような欠点を矯正する試みがいくつか行われて
きた。しかし、横形ＭＯＳＦＥＴには、縦形構造と同等
のレベルの性能を有するデバイスとするには、はるかに
大きなダイ面積が必要となるという欠点がある。
【０００５】
【発明が解決しようとする課題】本発明の目的は、炭化
シリコンからＬＯＣＯＳ縦形ＭＯＳＦＥＴを作成するた
めの比較的容易な方法を提供することである。
シリコンからＬＯＣＯＳ縦形ＭＯＳＦＥＴを作成するた
めの比較的容易な方法を提供することである。
【０００６】本発明のさらに別の目的は、難しい拡散お
よび／または注入段階を必要とせずに炭化シリコンから
ＬＯＣＯＳ縦形ＭＯＳＦＥＴを作成するための方法を提
供することである。
よび／または注入段階を必要とせずに炭化シリコンから
ＬＯＣＯＳ縦形ＭＯＳＦＥＴを作成するための方法を提
供することである。
【０００７】本発明のさらに別の目的は、難しい湿式エ
ッチング段階を必要とせずに炭化シリコンからＬＯＣＯ
Ｓ縦形ＭＯＳＦＥＴを作成するための方法を提供するこ
とである。
ッチング段階を必要とせずに炭化シリコンからＬＯＣＯ
Ｓ縦形ＭＯＳＦＥＴを作成するための方法を提供するこ
とである。
【０００８】
【課題を解決するための手段】炭化シリコンＬＯＣＯＳ
縦形ＭＯＳＦＥＴを作成する方法であって、第１導電型
の炭化シリコン基板を設ける段階と、基板の表面上に第
１導電型の第１エピタキシャル層を形成する段階とを含
む方法により、上述の問題点が解決され、上述の目的が
実現される。このエピタキシャル層は、基板と比べると
比較的低濃度にドーピングされる。第２導電型の第２エ
ピタキシャル層が第１エピタキシャル層の表面上に形成
される。第２エピタキシャル層の表面に隣接して、第１
導電型の比較的薄い層が形成され、その比較的薄い層と
第２エピタキシャル層の一部分の中に、比較的薄い層の
表面から開口部が形成される。開口部内にシリコンの厚
い局部酸化（ＬＯＣＯＳ：local oxidation of silico
n）層が成長され、このシリコンの厚い局部酸化層は、
第２エピタキシャル層を貫通して、第１エピタキシャル
層に連通するだけの充分な厚みを持ち、ゲート領域を規
定する。比較的薄い層と規定されたゲート領域との上に
ゲート酸化物層が形成され、ゲート領域の上部のゲート
酸化物層上にゲート接触が形成される。ゲート酸化物層
の一部を除去することによりソース領域が規定され、規
定されたソース領域の上にソース接触が形成される。
縦形ＭＯＳＦＥＴを作成する方法であって、第１導電型
の炭化シリコン基板を設ける段階と、基板の表面上に第
１導電型の第１エピタキシャル層を形成する段階とを含
む方法により、上述の問題点が解決され、上述の目的が
実現される。このエピタキシャル層は、基板と比べると
比較的低濃度にドーピングされる。第２導電型の第２エ
ピタキシャル層が第１エピタキシャル層の表面上に形成
される。第２エピタキシャル層の表面に隣接して、第１
導電型の比較的薄い層が形成され、その比較的薄い層と
第２エピタキシャル層の一部分の中に、比較的薄い層の
表面から開口部が形成される。開口部内にシリコンの厚
い局部酸化（ＬＯＣＯＳ：local oxidation of silico
n）層が成長され、このシリコンの厚い局部酸化層は、
第２エピタキシャル層を貫通して、第１エピタキシャル
層に連通するだけの充分な厚みを持ち、ゲート領域を規
定する。比較的薄い層と規定されたゲート領域との上に
ゲート酸化物層が形成され、ゲート領域の上部のゲート
酸化物層上にゲート接触が形成される。ゲート酸化物層
の一部を除去することによりソース領域が規定され、規
定されたソース領域の上にソース接触が形成される。
【０００９】第１導電型の炭化シリコン半導体基板であ
って、基板表面上に第１導電型の比較的低濃度にドーピ
ングされた第１炭化シリコン・エピタキシャル層が配置
され、第１エピタキシャル層の表面上に第２導電型の第
２炭化シリコン・エピタキシャル層が配置された炭化シ
リコンＬＯＣＯＳ縦形ＭＯＳＦＥＴにより上述の問題点
が実質的に解決され、上述の目的がさらに実現される。
第１導電型の比較的薄い層が、第２エピタキシャル層の
上部に配置され、開口部は比較的薄い層と第２エピタキ
シャル層とを貫通して延在し、ゲート領域を規定する。
ゲート酸化物層が比較的薄い層とゲート領域の表面の上
に配置され、ゲート接触はゲート領域の上部のゲート酸
化物層の上に配置される。ゲート酸化物層は、そこを貫
通する開口部を有し、この開口部がソース領域を規定
し、規定されたソース領域の上にはソース接触が配置さ
れる。
って、基板表面上に第１導電型の比較的低濃度にドーピ
ングされた第１炭化シリコン・エピタキシャル層が配置
され、第１エピタキシャル層の表面上に第２導電型の第
２炭化シリコン・エピタキシャル層が配置された炭化シ
リコンＬＯＣＯＳ縦形ＭＯＳＦＥＴにより上述の問題点
が実質的に解決され、上述の目的がさらに実現される。
第１導電型の比較的薄い層が、第２エピタキシャル層の
上部に配置され、開口部は比較的薄い層と第２エピタキ
シャル層とを貫通して延在し、ゲート領域を規定する。
ゲート酸化物層が比較的薄い層とゲート領域の表面の上
に配置され、ゲート接触はゲート領域の上部のゲート酸
化物層の上に配置される。ゲート酸化物層は、そこを貫
通する開口部を有し、この開口部がソース領域を規定
し、規定されたソース領域の上にはソース接触が配置さ
れる。
【００１０】
【実施例】図１には、従来の技術によるシリコン，パワ
ー，二重拡散酸化金属半導体電界効果トランジスタ（Ｄ
ＭＯＳＦＥＴ）１０の部分断面図が示される。トランジ
スタ１０は、その上面に低濃度にドーピングされたエピ
タキシャル層１３が成長されるｎ型シリコン基板１２を
有する。ゲート酸化物の層１４が、エピタキシャル層１
３の表面上に付着され、屈折ゲート接触１５がゲート酸
化物１４の表面上にパターニングされるか、あるいは選
択的に付着される。ゲート接触１５は、製造過程の後の
段階のための注入または拡散マスクとして機能する。ゲ
ート接触１５がゲートおよび／またはチャンネル領域を
規定すると、第１回目の不純物拡散が行われてｐ型領域
１６，１６’が形成される。ｐ型領域１６，１６’は、
半楕円形のタブを形成するが、便宜上、各タブの半分し
か図示されていないことは当業者にはもちろん理解頂け
よう。
ー，二重拡散酸化金属半導体電界効果トランジスタ（Ｄ
ＭＯＳＦＥＴ）１０の部分断面図が示される。トランジ
スタ１０は、その上面に低濃度にドーピングされたエピ
タキシャル層１３が成長されるｎ型シリコン基板１２を
有する。ゲート酸化物の層１４が、エピタキシャル層１
３の表面上に付着され、屈折ゲート接触１５がゲート酸
化物１４の表面上にパターニングされるか、あるいは選
択的に付着される。ゲート接触１５は、製造過程の後の
段階のための注入または拡散マスクとして機能する。ゲ
ート接触１５がゲートおよび／またはチャンネル領域を
規定すると、第１回目の不純物拡散が行われてｐ型領域
１６，１６’が形成される。ｐ型領域１６，１６’は、
半楕円形のタブを形成するが、便宜上、各タブの半分し
か図示されていないことは当業者にはもちろん理解頂け
よう。
【００１１】第２回目の不純物拡散が実行されて、ｐ型
領域１６，１６’内にｎ＋型領域１７，１７’が形成さ
れる。当技術では周知のごとく、領域１７はトランジス
タのソースを形成し、ゲート１５に隣接する領域１６の
部分は、トランジスタ１０に適切な電圧が印加された場
合の電力経路となるチャンネルを形成し、基板１２はト
ランジスタのドレーンを形成する。同様に、領域１７’
はトランジスタのソースを形成し、ゲート１５に隣接す
る領域１６’の部分は、トランジスタ１０に適切な電圧
が印加された場合の電力経路となるチャンネルを形成
し、基板１２はトランジスタのドレーンを形成する。こ
のため図１に示されるように、実際には、トランジスタ
１０は平行に動作する１対のトランジスタとなる。ゲー
ト酸化物層１４の部分が除去されて、屈折ソース接触１
８，１８’がｎ＋領域１７，１７’にそれぞれ電気的に
接触して付着される。また、金属または屈折ドレーン接
触１９が、基板１２の反対側に付着されてトランジスタ
１０が完成する。
領域１６，１６’内にｎ＋型領域１７，１７’が形成さ
れる。当技術では周知のごとく、領域１７はトランジス
タのソースを形成し、ゲート１５に隣接する領域１６の
部分は、トランジスタ１０に適切な電圧が印加された場
合の電力経路となるチャンネルを形成し、基板１２はト
ランジスタのドレーンを形成する。同様に、領域１７’
はトランジスタのソースを形成し、ゲート１５に隣接す
る領域１６’の部分は、トランジスタ１０に適切な電圧
が印加された場合の電力経路となるチャンネルを形成
し、基板１２はトランジスタのドレーンを形成する。こ
のため図１に示されるように、実際には、トランジスタ
１０は平行に動作する１対のトランジスタとなる。ゲー
ト酸化物層１４の部分が除去されて、屈折ソース接触１
８，１８’がｎ＋領域１７，１７’にそれぞれ電気的に
接触して付着される。また、金属または屈折ドレーン接
触１９が、基板１２の反対側に付着されてトランジスタ
１０が完成する。
【００１２】図２には、従来の技術によるＵＭＯＳトラ
ンジスタ２０の部分断面図が示される。トランジスタ２
０は、その表面上にｐ型エピタキシャル層２３が成長さ
れるｎ型シリコン基板２２を有する。基板２２は、異方
性湿式化学エッチングによりエッチングされて、傾斜し
た側面を有する開口部２６が設けられる。ゲート酸化物
の層２４が開口部２６の底面および側面を含むこの構造
の表面全体に形成され、屈折ゲート接触２５が、ゲート
酸化層２４の上に、開口部２６の底面および側面と、開
口部２６に隣接する表面の一部に沿って付着される。不
純物拡散が実行されて、エピタキシャル層２３の表面に
隣接して、開口部２６とは隔てられているｎ型領域２７
を作り出す。領域２７に接触して屈折ソース接触２８が
形成され、屈折または金属ベースの接触２９が基板２２
の反対面に形成される。トランジスタ２０の動作は基本
的にトランジスタ１０と同じで、ゲート接触２５が領域
２７と基板２２との間のエピタキシャル層２３内のチャ
ンネルを形成する。
ンジスタ２０の部分断面図が示される。トランジスタ２
０は、その表面上にｐ型エピタキシャル層２３が成長さ
れるｎ型シリコン基板２２を有する。基板２２は、異方
性湿式化学エッチングによりエッチングされて、傾斜し
た側面を有する開口部２６が設けられる。ゲート酸化物
の層２４が開口部２６の底面および側面を含むこの構造
の表面全体に形成され、屈折ゲート接触２５が、ゲート
酸化層２４の上に、開口部２６の底面および側面と、開
口部２６に隣接する表面の一部に沿って付着される。不
純物拡散が実行されて、エピタキシャル層２３の表面に
隣接して、開口部２６とは隔てられているｎ型領域２７
を作り出す。領域２７に接触して屈折ソース接触２８が
形成され、屈折または金属ベースの接触２９が基板２２
の反対面に形成される。トランジスタ２０の動作は基本
的にトランジスタ１０と同じで、ゲート接触２５が領域
２７と基板２２との間のエピタキシャル層２３内のチャ
ンネルを形成する。
【００１３】図３および図４には、従来の技術によるＬ
ＯＣＯＳ縦形ＭＯＳＦＥＴ３０をシリコン内に作成する
２つの段階の部分断面図が示される。トランジスタ３０
には、ｎ型シリコン基板３２が含まれ、その上面には低
濃度にドーピングされたエピタキシャル層３３が成長し
ている。二酸化シリコン層３４がエピタキシャル層３３
の表面に付着され、二酸化シリコン３４の表面上には窒
化シリコンの保護層３５がパターニングまたは選択的に
付着されて、開口部３６を規定する。層３４，３５をマ
スクとして用いて、開口部３６内にシリコンの局部酸化
物（ＬＯＣＯＳ）３７が形成される。ＬＯＣＯＳ３７
は、製造過程における後の段階のための注入マスクまた
は拡散マスクとして機能する。ＬＯＣＯＳ３７がゲート
および／またはチャンネル領域を規定して、第１回目の
不純物注入および拡散が行われ、ｐ型領域３８，３８’
が形成される。ｐ型領域３８，３８’は半楕円形のタブ
を形成するが、便宜上、各タブの半分しか図示されてい
ないことは当業者にはもちろん理解頂けよう。
ＯＣＯＳ縦形ＭＯＳＦＥＴ３０をシリコン内に作成する
２つの段階の部分断面図が示される。トランジスタ３０
には、ｎ型シリコン基板３２が含まれ、その上面には低
濃度にドーピングされたエピタキシャル層３３が成長し
ている。二酸化シリコン層３４がエピタキシャル層３３
の表面に付着され、二酸化シリコン３４の表面上には窒
化シリコンの保護層３５がパターニングまたは選択的に
付着されて、開口部３６を規定する。層３４，３５をマ
スクとして用いて、開口部３６内にシリコンの局部酸化
物（ＬＯＣＯＳ）３７が形成される。ＬＯＣＯＳ３７
は、製造過程における後の段階のための注入マスクまた
は拡散マスクとして機能する。ＬＯＣＯＳ３７がゲート
および／またはチャンネル領域を規定して、第１回目の
不純物注入および拡散が行われ、ｐ型領域３８，３８’
が形成される。ｐ型領域３８，３８’は半楕円形のタブ
を形成するが、便宜上、各タブの半分しか図示されてい
ないことは当業者にはもちろん理解頂けよう。
【００１４】ＬＯＣＯＳ３７をマスクとして、第２回目
の不純物注入および拡散が実行されて、ｐ型領域３８，
３８’内にｎ＋領域３９，３９’が形成される。トラン
ジスタ３０の図４は不完全なものであり、ゲートおよび
ソース領域と接触を形成するためには、さらに別の既知
の段階が必要とされることが理解頂けよう。当技術では
周知のごとく、領域３９はトランジスタのソースを形成
し、ＬＯＣＯＳ３７に隣接する領域３８の部分は、トラ
ンジスタ３０に適切な電圧が印加された場合の電力経路
となるチャンネルを形成し、基板３２はトランジスタの
ドレーンを形成する。同様に、領域３９’はトランジス
タのソースを形成し、ＬＯＣＯＳ３７に隣接する領域３
８’の部分は、トランジスタ３０に適切な電圧が印加さ
れた場合の電力経路となるチャンネルを形成し、基板３
２はトランジスタのドレーンを形成する。シリコン内の
ＬＯＣＯＳ手順を説明する便宜上、ソースとゲートに対
する外部の電気接触は図示されない。これで図４に示さ
れるように、トランジスタ３０は、実際には平行に動作
する１対のトランジスタとなる。また、金属または屈折
ドレーン接触が、基板３２の反対側に付着されてトラン
ジスタ３０が完成する。
の不純物注入および拡散が実行されて、ｐ型領域３８，
３８’内にｎ＋領域３９，３９’が形成される。トラン
ジスタ３０の図４は不完全なものであり、ゲートおよび
ソース領域と接触を形成するためには、さらに別の既知
の段階が必要とされることが理解頂けよう。当技術では
周知のごとく、領域３９はトランジスタのソースを形成
し、ＬＯＣＯＳ３７に隣接する領域３８の部分は、トラ
ンジスタ３０に適切な電圧が印加された場合の電力経路
となるチャンネルを形成し、基板３２はトランジスタの
ドレーンを形成する。同様に、領域３９’はトランジス
タのソースを形成し、ＬＯＣＯＳ３７に隣接する領域３
８’の部分は、トランジスタ３０に適切な電圧が印加さ
れた場合の電力経路となるチャンネルを形成し、基板３
２はトランジスタのドレーンを形成する。シリコン内の
ＬＯＣＯＳ手順を説明する便宜上、ソースとゲートに対
する外部の電気接触は図示されない。これで図４に示さ
れるように、トランジスタ３０は、実際には平行に動作
する１対のトランジスタとなる。また、金属または屈折
ドレーン接触が、基板３２の反対側に付着されてトラン
ジスタ３０が完成する。
【００１５】炭化シリコン（ＳｉＣ）は、その特性のた
めにパワーＦＥＴデバイスとして優れたものになってい
る。炭化シリコンは、シリコンの約１０倍の降伏電界を
有し、それによって、より薄くより高濃度にドーピング
された阻止層となるので、同等の反転降伏電圧に関し
て、炭化シリコン・トランジスタは、同じ幾何学形状を
持つシリコン・トランジスタよりもかなり低い順方向バ
イアスのＯＮ抵抗を示す。さらに、炭化シリコンは、シ
リコンの約３倍の熱伝導性を有するので、炭化シリコン
はかなり高いＯＮ状態の電流密度に対応することができ
る。また、炭化シリコンはより大きな禁止帯の幅を持
ち、より高温での動作が可能になる。ダイヤモンド，窒
化ガリウム，窒化アルミニウムなどの他の半導体材料も
このような特性の一部または全部を持つことがあり、開
示された実施例のいくつかで炭化シリコンの代わりに用
いることができる。
めにパワーＦＥＴデバイスとして優れたものになってい
る。炭化シリコンは、シリコンの約１０倍の降伏電界を
有し、それによって、より薄くより高濃度にドーピング
された阻止層となるので、同等の反転降伏電圧に関し
て、炭化シリコン・トランジスタは、同じ幾何学形状を
持つシリコン・トランジスタよりもかなり低い順方向バ
イアスのＯＮ抵抗を示す。さらに、炭化シリコンは、シ
リコンの約３倍の熱伝導性を有するので、炭化シリコン
はかなり高いＯＮ状態の電流密度に対応することができ
る。また、炭化シリコンはより大きな禁止帯の幅を持
ち、より高温での動作が可能になる。ダイヤモンド，窒
化ガリウム，窒化アルミニウムなどの他の半導体材料も
このような特性の一部または全部を持つことがあり、開
示された実施例のいくつかで炭化シリコンの代わりに用
いることができる。
【００１６】しかし、炭化シリコン内の拡散係数が非常
に低いので摂氏１８００度を越える温度でしか不純物拡
散ができないために、図１のトランジスタ１０または図
４のトランジスタ３０を炭化シリコン内に作成しようと
することは実際的ではない。トランジスタ１０または３
０はまた、拡散の代わりにイオン注入を用いることによ
り炭化シリコンで作成することも困難である。これは、
高電圧設計ではｐ型領域１６または３８がそれぞれ非常
に厚くなり、実用に供さないほど高い注入エネルギが必
要とされるためである。
に低いので摂氏１８００度を越える温度でしか不純物拡
散ができないために、図１のトランジスタ１０または図
４のトランジスタ３０を炭化シリコン内に作成しようと
することは実際的ではない。トランジスタ１０または３
０はまた、拡散の代わりにイオン注入を用いることによ
り炭化シリコンで作成することも困難である。これは、
高電圧設計ではｐ型領域１６または３８がそれぞれ非常
に厚くなり、実用に供さないほど高い注入エネルギが必
要とされるためである。
【００１７】図２のトランジスタ２０を、炭化シリコン
内に作成することは難しい。なぜなら、炭化シリコンは
多くの湿式エッチングに対して不透性であり、プラズマ
・エッチングによりほぼ垂直の側壁が形成されるためで
ある。６．３：１の縦横エッチング速度比をもつＣＢｒ
Ｆ3 ／７５％のＯ2 プラズマ・エッチングにより多少傾
斜した側壁が作成された。しかし、このようなエッチン
グをうけた側壁の上に高品質のＭＯＳデバイスを形成す
ることは、エッチングされた炭化シリコンの側壁面上に
欠陥があると想定されるのできわめて困難であると予想
される。
内に作成することは難しい。なぜなら、炭化シリコンは
多くの湿式エッチングに対して不透性であり、プラズマ
・エッチングによりほぼ垂直の側壁が形成されるためで
ある。６．３：１の縦横エッチング速度比をもつＣＢｒ
Ｆ3 ／７５％のＯ2 プラズマ・エッチングにより多少傾
斜した側壁が作成された。しかし、このようなエッチン
グをうけた側壁の上に高品質のＭＯＳデバイスを形成す
ることは、エッチングされた炭化シリコンの側壁面上に
欠陥があると想定されるのできわめて困難であると予想
される。
【００１８】上述のような材料上，過程上および構造上
の種々の欠点を克服するために、炭化シリコンからＬＯ
ＣＯＳ縦形ＭＯＳＦＥＴを作成する新規の改善された方
法がここに開示され、またその結果得られるＭＯＳＦＥ
Ｔも開示される。図５には、トランジスタ５０作成の中
間段階の部分断面図が示される。トランジスタ５０に
は、炭化シリコン基板５５が含まれ、この基板はこの特
定の実施例においては、比較的高レベル（＞１０18）の
不純物でドーピングされて、ｎ＋の導電性を持つ。第１
エピタキシャル層５７が、基板５５の上面に形成され
て、比較的低濃度（〜１０16）にドーピングされてｎ−
の導電性を持つ。第２エピタキシャル層５９がエピタキ
シャル層５７の上面に形成されて、ドーピングされｐの
導電性を持つ。
の種々の欠点を克服するために、炭化シリコンからＬＯ
ＣＯＳ縦形ＭＯＳＦＥＴを作成する新規の改善された方
法がここに開示され、またその結果得られるＭＯＳＦＥ
Ｔも開示される。図５には、トランジスタ５０作成の中
間段階の部分断面図が示される。トランジスタ５０に
は、炭化シリコン基板５５が含まれ、この基板はこの特
定の実施例においては、比較的高レベル（＞１０18）の
不純物でドーピングされて、ｎ＋の導電性を持つ。第１
エピタキシャル層５７が、基板５５の上面に形成され
て、比較的低濃度（〜１０16）にドーピングされてｎ−
の導電性を持つ。第２エピタキシャル層５９がエピタキ
シャル層５７の上面に形成されて、ドーピングされｐの
導電性を持つ。
【００１９】第２エピタキシャル層５９の上面に隣接し
て、浅いｎ＋層６０が作られる。この特定の実施例にお
いては、層６０はイオン注入過程により作成されるが、
簡便にするためにこの過程にはアニーリングと、比較的
均一な層を形成するために用いられるその他の既知の段
階が含まれるものとする。異なる実施例では、層６０８
は第２エピタキシャル層５９の表面に成長された薄いエ
ピタキシャル層として、あるいはエピタキシャル層とイ
オン注入過程を便宜に組み合わせることにより形成する
ことができることは当業者には明かであろう。
て、浅いｎ＋層６０が作られる。この特定の実施例にお
いては、層６０はイオン注入過程により作成されるが、
簡便にするためにこの過程にはアニーリングと、比較的
均一な層を形成するために用いられるその他の既知の段
階が含まれるものとする。異なる実施例では、層６０８
は第２エピタキシャル層５９の表面に成長された薄いエ
ピタキシャル層として、あるいはエピタキシャル層とイ
オン注入過程を便宜に組み合わせることにより形成する
ことができることは当業者には明かであろう。
【００２０】層６０の上面にマスクがパターニングされ
るか、あるいは形成されて、ゲート領域６５を規定し、
製造過程のその後の段階の間、層６０の部分を保護す
る。この特定の実施例においては、マスクは二酸化シリ
コンのパターニングされた層６７および窒化物（Ｓｉ3
Ｎ4 ）の同様にパターニングされた層６９で形成され
る。層６７，６９のパターニングは、選択的付着または
感光層を利用して、任意の既知の方法によりエッチング
することによって行うことができる。
るか、あるいは形成されて、ゲート領域６５を規定し、
製造過程のその後の段階の間、層６０の部分を保護す
る。この特定の実施例においては、マスクは二酸化シリ
コンのパターニングされた層６７および窒化物（Ｓｉ3
Ｎ4 ）の同様にパターニングされた層６９で形成され
る。層６７，６９のパターニングは、選択的付着または
感光層を利用して、任意の既知の方法によりエッチング
することによって行うことができる。
【００２１】層６７，６９をエッチング・マスクとして
利用して、層６０を貫通し、第２エピタキシャル層５９
を部分的に貫通する開口部７０が形成される。開口部７
０は、プラズマ・エッチングなどの任意の便宜な手段に
より形成され、層６７，６９はエッチング段階中に層６
０の残りの部分を保護するための充分な厚みを持ち、そ
のために選択された材料で形成される。開口部７０は紙
面内に延在し、トランジスタ５０の左右の部分を分ける
連続したトレンチでもよいことが、当業者にはご理解頂
けよう。開口部７０は、層６０の上面から垂直に第２エ
ピタキシャル層５９の一部を通って延在し、充分な量の
層５９が後の酸化段階のために残される。これについて
は、以下に説明する。
利用して、層６０を貫通し、第２エピタキシャル層５９
を部分的に貫通する開口部７０が形成される。開口部７
０は、プラズマ・エッチングなどの任意の便宜な手段に
より形成され、層６７，６９はエッチング段階中に層６
０の残りの部分を保護するための充分な厚みを持ち、そ
のために選択された材料で形成される。開口部７０は紙
面内に延在し、トランジスタ５０の左右の部分を分ける
連続したトレンチでもよいことが、当業者にはご理解頂
けよう。開口部７０は、層６０の上面から垂直に第２エ
ピタキシャル層５９の一部を通って延在し、充分な量の
層５９が後の酸化段階のために残される。これについて
は、以下に説明する。
【００２２】図６では、厚いＬＯＣＯＳ７５が開口部７
０内に成長している。ＬＯＣＯＳという用語は、シリコ
ンの局部酸化物を意味すると一般的には理解されている
が、本件では、二酸化シリコンや蒸気性の酸化炭素を形
成する炭化シリコンの局部酸化を含むことを理解された
い。炭化シリコン内では、エピタキシャル層５７，５
９，６０のドーパントは酸化温度では拡散しないので、
ＬＯＣＯＳ段階はｎ，ｐ層の形成後に行うことができ
る。その順序では処理ができないシリコン内とは、この
点が異なっている。これによって、製造過程が実質的に
簡素化される。ＬＯＣＯＳ７５により滑らかで徐々に曲
面となる表面が形成されるが、これはゲート形成および
高降伏電界のために都合がよい。ＬＯＣＯＳ７５の傾斜
と曲面は、開口部７０の深さと酸化パラメータとによっ
て制御することができる。炭化シリコンが酸化して、二
酸化シリコン（ＳｉＯ2 ）が形成されるが、酸化速度は
温度と結晶配向とに大きく依存する。たとえば、摂氏１
２４５度では、６Ｈ結晶の炭素面の乾式酸化速度は８Ａ
／ｍｉｎ．であり、シリコン面では多少遅くて５Ａ／ｍ
ｉｎ．である。しかし、摂氏１０６０度では、炭素面で
の速度は３Ａ／ｍｉｎ．で、シリコン面の速度よりかな
り速い。参考として述べると、シリコン面の乾式酸化速
度は摂氏１３００度で約１．５Ａ／ｍｉｎ．で、摂氏１
１００度では０．６Ａ／ｍｉｎ．である。炭化シリコン
の結晶配向が異なることによる速度の変動は、ＬＯＣＯ
Ｓ７５の曲率に影響を与え、これを用いて曲率を所望の
とおりに仕上げることができる。
０内に成長している。ＬＯＣＯＳという用語は、シリコ
ンの局部酸化物を意味すると一般的には理解されている
が、本件では、二酸化シリコンや蒸気性の酸化炭素を形
成する炭化シリコンの局部酸化を含むことを理解された
い。炭化シリコン内では、エピタキシャル層５７，５
９，６０のドーパントは酸化温度では拡散しないので、
ＬＯＣＯＳ段階はｎ，ｐ層の形成後に行うことができ
る。その順序では処理ができないシリコン内とは、この
点が異なっている。これによって、製造過程が実質的に
簡素化される。ＬＯＣＯＳ７５により滑らかで徐々に曲
面となる表面が形成されるが、これはゲート形成および
高降伏電界のために都合がよい。ＬＯＣＯＳ７５の傾斜
と曲面は、開口部７０の深さと酸化パラメータとによっ
て制御することができる。炭化シリコンが酸化して、二
酸化シリコン（ＳｉＯ2 ）が形成されるが、酸化速度は
温度と結晶配向とに大きく依存する。たとえば、摂氏１
２４５度では、６Ｈ結晶の炭素面の乾式酸化速度は８Ａ
／ｍｉｎ．であり、シリコン面では多少遅くて５Ａ／ｍ
ｉｎ．である。しかし、摂氏１０６０度では、炭素面で
の速度は３Ａ／ｍｉｎ．で、シリコン面の速度よりかな
り速い。参考として述べると、シリコン面の乾式酸化速
度は摂氏１３００度で約１．５Ａ／ｍｉｎ．で、摂氏１
１００度では０．６Ａ／ｍｉｎ．である。炭化シリコン
の結晶配向が異なることによる速度の変動は、ＬＯＣＯ
Ｓ７５の曲率に影響を与え、これを用いて曲率を所望の
とおりに仕上げることができる。
【００２３】図７には、トランジスタ５０の最終的な構
造が示される。ＬＯＣＯＳ７５と、層６７および層６９
の残りの部分が、任意の既知の方法により除去される。
図７に示されるように、この構造の上面にゲート酸化物
層８０を形成することによってトランジスタ５０が完成
される。一般に、ゲート酸化物はＬＯＣＯＳよりも緻密
で薄い酸化物であるので、ＬＯＣＯＳはすべて除去され
るが、特殊な環境では、層６９とＬＯＣＯＳ７５の一部
だけを除去して、薄い酸化物層をゲート酸化物として残
すほうが都合がよい場合もある。
造が示される。ＬＯＣＯＳ７５と、層６７および層６９
の残りの部分が、任意の既知の方法により除去される。
図７に示されるように、この構造の上面にゲート酸化物
層８０を形成することによってトランジスタ５０が完成
される。一般に、ゲート酸化物はＬＯＣＯＳよりも緻密
で薄い酸化物であるので、ＬＯＣＯＳはすべて除去され
るが、特殊な環境では、層６９とＬＯＣＯＳ７５の一部
だけを除去して、薄い酸化物層をゲート酸化物として残
すほうが都合がよい場合もある。
【００２４】ゲート領域６５の上部の層８０上に導電性
材料が付着されてゲート接触８３を形成する。動作中
に、ゲート接触８３が、層５９，５９’内でそれぞれ層
６０から５７へと層６０’から５７へとの反転電流チャ
ンネルを形成することがわかる。開口部７０の左側と右
側に隣接する層８０の部分が除去されて、層６０，６
０’の上面が露出され、これが２つのソース領域を規定
する。層６０の露出された上面に屈折材料が付着され
て、ソース接触８５，８５’を形成する。図示されては
いないが、ソース接触８５，８５’は層５９にも接触し
て、形成される寄生トランジスタを短絡することが理解
頂けよう。屈折材料または便宜な接触金属が基板５５の
背面すなわち下面に付着されて、ドレーン接触８７を形
成する。実際にはゲート接触８３の下にない層８０の部
分を任意の既知の方法で厚くして、より効果的な表面パ
ッシベーションを行うことができる。
材料が付着されてゲート接触８３を形成する。動作中
に、ゲート接触８３が、層５９，５９’内でそれぞれ層
６０から５７へと層６０’から５７へとの反転電流チャ
ンネルを形成することがわかる。開口部７０の左側と右
側に隣接する層８０の部分が除去されて、層６０，６
０’の上面が露出され、これが２つのソース領域を規定
する。層６０の露出された上面に屈折材料が付着され
て、ソース接触８５，８５’を形成する。図示されては
いないが、ソース接触８５，８５’は層５９にも接触し
て、形成される寄生トランジスタを短絡することが理解
頂けよう。屈折材料または便宜な接触金属が基板５５の
背面すなわち下面に付着されて、ドレーン接触８７を形
成する。実際にはゲート接触８３の下にない層８０の部
分を任意の既知の方法で厚くして、より効果的な表面パ
ッシベーションを行うことができる。
【００２５】トランジスタ５０では、適切な電圧を印加
することにより、当技術では周知の方法で、ゲート接触
８３が層５９，５９’内で層６０から基板５５までの電
流チャンネルを形成する。ＯＦＦ状態では、ソース−ド
レーン電圧は、ｐ／ｎ接合（一義的に空乏化された層５
７）の両側で降下する。適切なデバイス動作に関して
は、ｐドーピング・レベルと層５９の厚みが慎重に選択
されて、トランジスタ５０がＯＦＦ状態のとき層５９が
バイアス下で降伏しないようになっているが、部分的に
空乏化するのでｐ／ｎ接合の両端の高反転電圧は層５７
の両端で一義的に降下する。
することにより、当技術では周知の方法で、ゲート接触
８３が層５９，５９’内で層６０から基板５５までの電
流チャンネルを形成する。ＯＦＦ状態では、ソース−ド
レーン電圧は、ｐ／ｎ接合（一義的に空乏化された層５
７）の両側で降下する。適切なデバイス動作に関して
は、ｐドーピング・レベルと層５９の厚みが慎重に選択
されて、トランジスタ５０がＯＦＦ状態のとき層５９が
バイアス下で降伏しないようになっているが、部分的に
空乏化するのでｐ／ｎ接合の両端の高反転電圧は層５７
の両端で一義的に降下する。
【００２６】以上、不純物拡散や湿式化学エッチングの
利用を必要としないで、炭化シリコン内にＬＯＣＯＳ縦
形ＭＯＳＦＥＴを作成するための新規の改善された方法
が開示される。さらに、説明された方法は、新規の改善
されたＬＯＣＯＳ縦型ＭＯＳＦＥＴを炭化シリコンから
作成する。このＭＯＳＦＥＴは、小さなダイ面積内に高
い降伏電圧と高い電流能力という利点を持つ。この新規
の方法は、デバイスのＬＯＣＯＳ領域の滑らかな表面に
高品質のＭＯＳゲートを設ける。さらに、このデバイス
は拡散段階なしで製造することができる。本発明の別の
利点は、ゲート領域の底面に漸進曲率（滑らかな曲面）
があり、そのために鋭角の角により起こる電位の問題が
削減または排除されることである。
利用を必要としないで、炭化シリコン内にＬＯＣＯＳ縦
形ＭＯＳＦＥＴを作成するための新規の改善された方法
が開示される。さらに、説明された方法は、新規の改善
されたＬＯＣＯＳ縦型ＭＯＳＦＥＴを炭化シリコンから
作成する。このＭＯＳＦＥＴは、小さなダイ面積内に高
い降伏電圧と高い電流能力という利点を持つ。この新規
の方法は、デバイスのＬＯＣＯＳ領域の滑らかな表面に
高品質のＭＯＳゲートを設ける。さらに、このデバイス
は拡散段階なしで製造することができる。本発明の別の
利点は、ゲート領域の底面に漸進曲率（滑らかな曲面）
があり、そのために鋭角の角により起こる電位の問題が
削減または排除されることである。
【図１】従来の技術によるＤＭＯＳＦＥＴ構造の部分断
面図である。
面図である。
【図２】従来の技術によるＵＭＯＳ構造の部分断面図で
ある。
ある。
【図３】シリコン内に作成された従来の技術によるＬＯ
ＣＯＳ縦形ＭＯＳＦＥＴの部分断面図である。
ＣＯＳ縦形ＭＯＳＦＥＴの部分断面図である。
【図４】シリコン内に作成された従来の技術によるＬＯ
ＣＯＳ縦形ＭＯＳＦＥＴの部分断面図である。
ＣＯＳ縦形ＭＯＳＦＥＴの部分断面図である。
【図５】本発明により作成される炭化シリコンＬＯＣＯ
Ｓ縦形ＭＯＳＦＥＴの種々の作成段階における連続した
部分断面図の１つである。
Ｓ縦形ＭＯＳＦＥＴの種々の作成段階における連続した
部分断面図の１つである。
【図６】本発明により作成される炭化シリコンＬＯＣＯ
Ｓ縦形ＭＯＳＦＥＴの種々の作成段階における連続した
部分断面図の１つである。
Ｓ縦形ＭＯＳＦＥＴの種々の作成段階における連続した
部分断面図の１つである。
【図７】本発明により作成される炭化シリコンＬＯＣＯ
Ｓ縦形ＭＯＳＦＥＴの種々の作成段階における連続した
部分断面図の１つである。
Ｓ縦形ＭＯＳＦＥＴの種々の作成段階における連続した
部分断面図の１つである。
５０ ＬＯＣＯＳ縦形ＭＯＳＦＥＴ ５５ 炭化シリコン基板 ５７，５９，５９’，６０，６０’ エピタキシャル層 ６５ ゲート領域 ８０ ゲート酸化物層 ８３ ゲート接触 ８５，８５’ ソース接触 ８７ ドレーン接触
Claims (4)
- 【請求項１】 炭化シリコンＬＯＣＯＳ縦形ＦＥＴ（５
０）を作成する方法であって：表面をもつ第１導電型の
炭化シリコン基板（５５）を設ける段階；前記基板の表
面上に第１導電型の第１エピタキシャル層（５７）を形
成する段階であって、このエピタキシャル層が前記基板
に比べて比較的低濃度にドーピングされており、表面を
有するエピタキシャル層である段階；前記第１エピタキ
シャル層の表面上に第２導電型の第２エピタキシャル層
（５９）を形成する段階；前記第２エピタキシャル層の
表面に隣接して第１導電型の比較的薄い層（６０）を形
成する段階；前記の比較的薄い層と前記第２エピタキシ
ャル層の一部に、前記の比較的薄い層の表面から開口部
（７０）を形成する段階；前記開口部内に、厚いＬＯＣ
ＯＳ層（７５）を成長させる段階であって、この厚いＬ
ＯＣＯＳ層が充分な厚みを持ち、前記第２エピタキシャ
ル層を貫通して前記第１エピタキシャル層と連通し、ゲ
ート領域（６５）を規定する段階；前記ゲート領域の上
部にゲート接触（８３）を形成する段階；ソース領域を
規定する段階；および前記の規定されたソース領域上に
前記の比較的薄い層（６０）と接してソース接触（８
５）を形成する段階；によって構成されることを特徴と
する方法。 - 【請求項２】 炭化シリコンＬＯＣＯＳ縦形ＭＯＳＦＥ
Ｔを作成する方法であって：表面をもつ第１導電型の炭
化シリコン基板（５５）を設ける段階；前記基板の表面
上に第１導電型の第１エピタキシャル層（５７）を形成
する段階であって、このエピタキシャル層が前記基板に
比べて比較的低濃度にドーピングされており、表面を有
するエピタキシャル層である段階；前記第１エピタキシ
ャル層の表面上に第２導電型の第２エピタキシャル層
（５９）を形成する段階；前記第２エピタキシャル層の
表面に隣接して第１導電型の比較的薄い層（６０）を形
成する段階；前記第２エピタキシャル層の表面に前記の
比較的薄い層を保護するためのプラズマ・エッチング・
マスク（６７，６９）を設ける段階であって、このプラ
ズマ・エッチング・マスクがゲート領域（６５）を規定
する開口部を有する段階；前記プラズマ・エッチング・
マスクを用いて前記の比較的薄い層と前記第２エピタキ
シャル層とを貫通して、前記の比較的薄い層の表面から
開口部（７０）をエッチングし、前記第１エピタキシャ
ル層と少なくとも連通させる段階；前記開口部内に、厚
いＬＯＣＯＳ層（７５）を成長させる段階であって、こ
の厚いＬＯＣＯＳ層が充分な厚みを持ち、前記第２エピ
タキシャル層を貫通して前記第１エピタキシャル層と連
通し、さらにゲート領域（６５）を規定する段階；前記
マスクの少なくとも一部を除去する段階；前記の比較的
薄い層と前記の規定されたゲート領域との上にゲート酸
化物層８０）を形成する段階；前記ゲート領域の上部の
前記ゲート酸化物層の上にゲート接触（８３）を形成す
る段階；前記ゲート酸化物層の一部を除去することによ
り、前記開口部に隣接してソース領域を規定する段階；
および前記の規定されたソース領域上に前記の比較的薄
い層と接して金属のソース接触（８５）を形成する段
階；によって構成されることを特徴とする方法。 - 【請求項３】 表面をもつ第１導電型の炭化シリコン基
板（５５）；前記基板の表面上に配置された第１導電型
の第１エピタキシャル層（５７）であって、前記基板に
比べて比較的低濃度にドーピングされており、表面を有
する第１エピタキシャル層（５７）；前記第１エピタキ
シャル層の表面上に配置された第２導電型の第２エピタ
キシャル層（５９）；前記第２エピタキシャル層の上部
に配置された第１導電型の比較的薄い層（６０）であっ
て、この比較的薄い層と前記第２エピタキシャル層とが
それらを貫通しゲート領域（６５）を規定する開口部
（７０）を有する層（６０）；前記の比較的薄い層と前
記ゲート領域の表面の上に配置されたゲート酸化物層
（８０）であって、それを貫通しソース領域を規定する
開口部を有する酸化物層（８０）；前記ゲート領域の上
部の前記ゲート酸化物層の上に配置されたゲート接触
（８３）；および前記の規定されたソース領域の上に配
置されたソース接触（８５）；によって構成されること
を特徴とするＬＯＣＯＳ縦形ＦＥＴ。 - 【請求項４】 表面を有する第１導電型の炭化シリコン
基板（５５）；前記基板の表面上に配置された第１導電
型の第１炭化シリコン・エピタキシャル層（５７）であ
って、前記基板と比べて比較的低濃度にドーピングされ
ており、表面を有する第１エピタキシャル層（５７）；
前記第１エピタキシャル層の表面上に配置された第２導
電型の第２炭化シリコン・エピタキシャル層（５９）；
前記第２エピタキシャル層の上部に配置された第１導電
型の比較的薄い層（６０）であって、この比較的薄い層
と前記第２炭化シリコン・エピタキシャル層とがそれら
を貫通しゲート領域（６５）を規定する開口部を有する
層（６０）；前記の比較的薄い層と前記ゲート領域の表
面の上に配置され、それらを貫通してソース領域を規定
する開口部を有するゲート酸化物層（８０）；前記ゲー
ト領域の上部の前記ゲート酸化物層上に配置されたゲー
ト接触（８３）；および前記の規定されたソース領域上
に配置されたソース接触（８５）；によって構成される
ことを特徴とする炭化シリコンＬＯＣＯＳ縦形ＭＯＳＦ
ＥＴ。
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