JPH0744714B2 - 加入者線終端回路の制御装置 - Google Patents
加入者線終端回路の制御装置Info
- Publication number
- JPH0744714B2 JPH0744714B2 JP15548487A JP15548487A JPH0744714B2 JP H0744714 B2 JPH0744714 B2 JP H0744714B2 JP 15548487 A JP15548487 A JP 15548487A JP 15548487 A JP15548487 A JP 15548487A JP H0744714 B2 JPH0744714 B2 JP H0744714B2
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- control bit
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- Exchange Systems With Centralized Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、交換機側の加入者線終端回路の制御装置に係
り、特に複雑な制御を必要とする回線終端回路を多数収
容する交換機に好適な加入者線終端回路の呼処理および
保守試験の制御装置に関する。
り、特に複雑な制御を必要とする回線終端回路を多数収
容する交換機に好適な加入者線終端回路の呼処理および
保守試験の制御装置に関する。
従来の加入者回路制御については、D70形自動交換機
〔１〕，ハードウェア（１），編者日本電信電話公社
（S58年１月15日）127〜146頁に記載のように、処理装
置は、加入者回路の監視信号を周期的に読取り、加入者
回路の制御が必要なつど、その制御内容に対応した制御
ポイント列を編集して制御していた。従来例を第２図と
第３図により説明する。第２図は、従来例のブロック図
であり、１は処理装置（CC）、２は制御ビット列発生部
（COG）、３は状態ビット列受信部（STR）、４は回線終
端回路（OCU）、10は制御ビット列（CO0,CO1,CO2）を収
容するハイウェイ、11は状態ビット列（ST0,ST1,ST2）
を収容するハイウェイである。また、12は加入者線であ
る。
〔１〕，ハードウェア（１），編者日本電信電話公社
（S58年１月15日）127〜146頁に記載のように、処理装
置は、加入者回路の監視信号を周期的に読取り、加入者
回路の制御が必要なつど、その制御内容に対応した制御
ポイント列を編集して制御していた。従来例を第２図と
第３図により説明する。第２図は、従来例のブロック図
であり、１は処理装置（CC）、２は制御ビット列発生部
（COG）、３は状態ビット列受信部（STR）、４は回線終
端回路（OCU）、10は制御ビット列（CO0,CO1,CO2）を収
容するハイウェイ、11は状態ビット列（ST0,ST1,ST2）
を収容するハイウェイである。また、12は加入者線であ
る。
第３図は、第２図のハイウェイ10,11に収容される制御
ビット列の状態ビット列が３ビットの例におけるタイム
チャートである。
ビット列の状態ビット列が３ビットの例におけるタイム
チャートである。
処理装置１は状態ビット列受信部３の受信内容を周期的
に読み取っており、加入者線接続指示を表す制御ビット
列（1,0,0）を制御ビット列発生部２へ書き込んだあと
状態ビット列受信部３の受信内容が加入者線停止状態
（0,0,0）から変化したことを時刻t1で検出し、時刻t2
で期待する状態ビット列すなわち加入者線起動状態を示
す（1,1,0）に変化したことを確認すると、時刻t3で制
御ビット列（1,1,0）を制御ビット列発生部２に書き込
む。この制御ビット列（1,1,0）が加入者線終端装置４
に送られると、加入者線終端装置４は、加入者線が起動
状態になったことを交換機が検出したことを端末に通知
する。
に読み取っており、加入者線接続指示を表す制御ビット
列（1,0,0）を制御ビット列発生部２へ書き込んだあと
状態ビット列受信部３の受信内容が加入者線停止状態
（0,0,0）から変化したことを時刻t1で検出し、時刻t2
で期待する状態ビット列すなわち加入者線起動状態を示
す（1,1,0）に変化したことを確認すると、時刻t3で制
御ビット列（1,1,0）を制御ビット列発生部２に書き込
む。この制御ビット列（1,1,0）が加入者線終端装置４
に送られると、加入者線終端装置４は、加入者線が起動
状態になったことを交換機が検出したことを端末に通知
する。
通話終了後、処理装置１は、加入者線の状態を停止させ
る指示を表す制御ビット列（1,0,1）を時刻t4に制御ビ
ット列発生部２に書き込む。これにより、処理装置１が
周期的に読み取る状態ビットST0,ST1は、夫々時刻t5,t6
で変化し、加入者線停止状態を示す（0,0,0）となる。
る指示を表す制御ビット列（1,0,1）を時刻t4に制御ビ
ット列発生部２に書き込む。これにより、処理装置１が
周期的に読み取る状態ビットST0,ST1は、夫々時刻t5,t6
で変化し、加入者線停止状態を示す（0,0,0）となる。
上記従来例では、処理装置１が全ての制御を行なうた
め、負担が大きいという問題が有る。例えば、第３図に
おいて、時刻t1,t3での変化は有効でなく、時刻t2,t6で
の変化を検出して初めて状態ビット列が変化したとして
次の処理に進むことになる。しかし、従来の場合、時刻
t1,t5での変化を検出したとき、該変化は無効であると
いう判断をする必要がある。この判断処理は本来的には
無駄な処理であり、そのぶん処理装置の負荷が大きいと
いえる。
め、負担が大きいという問題が有る。例えば、第３図に
おいて、時刻t1,t3での変化は有効でなく、時刻t2,t6で
の変化を検出して初めて状態ビット列が変化したとして
次の処理に進むことになる。しかし、従来の場合、時刻
t1,t5での変化を検出したとき、該変化は無効であると
いう判断をする必要がある。この判断処理は本来的には
無駄な処理であり、そのぶん処理装置の負荷が大きいと
いえる。
また、交換機では、呼処理用プログラムで呼処理制御を
行なう他に、保守試験用プログラムで保守試験制御を行
なうが、夫々処理装置１と加入者線終端回路４との間で
送受する信号の処理方法が異なる。従って、呼処理制御
と保守試験制御を分離して行なう必要がある。従来は、
この分離を処理装置１が行なっているが、加入者回路の
制御および監視内容が複雑化した場合、上記分離を行な
う処理装置の負担が大きく増加する虞がある。
行なう他に、保守試験用プログラムで保守試験制御を行
なうが、夫々処理装置１と加入者線終端回路４との間で
送受する信号の処理方法が異なる。従って、呼処理制御
と保守試験制御を分離して行なう必要がある。従来は、
この分離を処理装置１が行なっているが、加入者回路の
制御および監視内容が複雑化した場合、上記分離を行な
う処理装置の負担が大きく増加する虞がある。
本発明の目的は、処理装置の負荷を軽減する加入者線終
端回路の制御装置を提供することにある。
端回路の制御装置を提供することにある。
上記目的は、複数の制御ポイントと複数の状態ポイント
を交換機側加入者線終端回路と、処理装置とを、制御ポ
イントに対応した制御ビット列と状態ポイントに対応し
た状態ビット列を収容するハイウェイを介して接続し、
前記処理装置の指令に基づく制御ビット列を前記加入者
線終端回路に送出して該加入者線終端回路を制御し、該
加入者線終端回路から出力される状態ビット列の変化を
監視して前記処理装置に通知する装置において、前記加
入者線終端回路の制御に必要な制御ビット列を前記処理
装置からの指示により前記加入者線終端回路に送出する
第１手段と、該第１手段が送出した制御ビット列に対応
する状態ビット列の期待パターンを前記第１手段からの
通知により設定し前記加入者線終端回路から出力される
状態ビット列が前記期待パターンとなったことを検出し
たとき前記処理装置に通知すると共に前記第１手段に通
知する第２手段とを備え、前記第１手段は前記第２手段
からの通知により自律的に次の制御ビット列を前記加入
者線終端回路に送出し、更に前記第１手段は制御ビット
列が特定パターンの場合は前記第２手段に対して前記処
理装置への通知を停止させる通知を行なうようにするこ
とで、達成される。
を交換機側加入者線終端回路と、処理装置とを、制御ポ
イントに対応した制御ビット列と状態ポイントに対応し
た状態ビット列を収容するハイウェイを介して接続し、
前記処理装置の指令に基づく制御ビット列を前記加入者
線終端回路に送出して該加入者線終端回路を制御し、該
加入者線終端回路から出力される状態ビット列の変化を
監視して前記処理装置に通知する装置において、前記加
入者線終端回路の制御に必要な制御ビット列を前記処理
装置からの指示により前記加入者線終端回路に送出する
第１手段と、該第１手段が送出した制御ビット列に対応
する状態ビット列の期待パターンを前記第１手段からの
通知により設定し前記加入者線終端回路から出力される
状態ビット列が前記期待パターンとなったことを検出し
たとき前記処理装置に通知すると共に前記第１手段に通
知する第２手段とを備え、前記第１手段は前記第２手段
からの通知により自律的に次の制御ビット列を前記加入
者線終端回路に送出し、更に前記第１手段は制御ビット
列が特定パターンの場合は前記第２手段に対して前記処
理装置への通知を停止させる通知を行なうようにするこ
とで、達成される。
呼処理においては、第１手段は第２手段からの通知によ
り加入者線終端回路側の制御状態が期待する制御状態に
なることを知って順次第２第３の制御ビット列を自律的
に送出する。第２手段は第１手段からの通知により順次
期待パターンを換え加入者線終端回路から送出されてく
る状態ビット列が該期待パターンになる度に処理装置と
第１手段に通知する。従って、処理装置の負担が軽減す
る。
り加入者線終端回路側の制御状態が期待する制御状態に
なることを知って順次第２第３の制御ビット列を自律的
に送出する。第２手段は第１手段からの通知により順次
期待パターンを換え加入者線終端回路から送出されてく
る状態ビット列が該期待パターンになる度に処理装置と
第１手段に通知する。従って、処理装置の負担が軽減す
る。
保守試験の指示が処理装置から第１手段に出されると、
第１手段は、保守試験に対応した特定パターンの制御ビ
ット列を加入者線終端回路に送出すると共に、第２手段
に該特定パターンに対応した期待パターンを設定させ、
更に、状態ビット列がこの期待パターンになったときの
処理装置への通知を禁止させる。これにより、呼処理と
保守試験処理とが分離される。
第１手段は、保守試験に対応した特定パターンの制御ビ
ット列を加入者線終端回路に送出すると共に、第２手段
に該特定パターンに対応した期待パターンを設定させ、
更に、状態ビット列がこの期待パターンになったときの
処理装置への通知を禁止させる。これにより、呼処理と
保守試験処理とが分離される。
以下、本発明の一実施例を第１図および第３図を参照し
て説明する。
て説明する。
第１図は本発明の一実施例に係る加入者線終端回路制御
装置の構成図である。第１図において、処理装置１は制
御ビット列発生部５に指示を送出し状態ビット列受信部
３と状態ビット列変化検出部（STRC）６からの信号を受
信するようになっている。制御ビット列発生部５は、処
理装置１からの指示と状態ビット列変化検出部６からの
制御信号を受けて次に加入者終端回路４に送出する制御
ビット列を編集し制御ビット列発生部２に書き込む。状
態ビット列変化検出部６は、制御ビット列発生部５が制
御ビット列発生部２に書き込んだ制御ビット列を制御ビ
ット列発生部５からの通知で知り該制御ビット列に対応
する状態ビット列の期待パターンで状態ビット列受信部
３の受信内容を周期的に監視する。加入者線終端回路４
は、制御ビット列発生部２から送出されてきた制御ビッ
ト列に従う状態になると該状態を示す状態ビット列を状
態ビット列受信部３に送出する。そして、状態ビット列
変化検出部６は、呼処理において処理装置１に通知すべ
き状態ビット列への変化を検出したとき該変化を処理装
置１に通知し、新たな制御ビット列を制御ビット列発生
部２に書き込むべき状態のビット列への変化を検出した
とき制御ビット列発生部５へ制御信号を送出する。
装置の構成図である。第１図において、処理装置１は制
御ビット列発生部５に指示を送出し状態ビット列受信部
３と状態ビット列変化検出部（STRC）６からの信号を受
信するようになっている。制御ビット列発生部５は、処
理装置１からの指示と状態ビット列変化検出部６からの
制御信号を受けて次に加入者終端回路４に送出する制御
ビット列を編集し制御ビット列発生部２に書き込む。状
態ビット列変化検出部６は、制御ビット列発生部５が制
御ビット列発生部２に書き込んだ制御ビット列を制御ビ
ット列発生部５からの通知で知り該制御ビット列に対応
する状態ビット列の期待パターンで状態ビット列受信部
３の受信内容を周期的に監視する。加入者線終端回路４
は、制御ビット列発生部２から送出されてきた制御ビッ
ト列に従う状態になると該状態を示す状態ビット列を状
態ビット列受信部３に送出する。そして、状態ビット列
変化検出部６は、呼処理において処理装置１に通知すべ
き状態ビット列への変化を検出したとき該変化を処理装
置１に通知し、新たな制御ビット列を制御ビット列発生
部２に書き込むべき状態のビット列への変化を検出した
とき制御ビット列発生部５へ制御信号を送出する。
次に、第１図に示す加入者線終端回路制御装置の具体的
動作を第３図を参照して説明する。
動作を第３図を参照して説明する。
処理装置１から制御ビット列発生部５に加入者線接続指
令が発せられると、制御ビット列発生部５は、時刻t0に
制御ビット列（1,0,0）を制御ビット列発生部２に書き
込み、更に状態ビット列変化検出部６に該制御ビット列
（1,0,0）に対応する期待状態ビット列パターン（1,1,
0）を通知する。加入者線終端回路４がこの制御ビット
列（1,0,0）を受けて加入者線が起動上体になると、加
入者線終端回路４から状態ビット列（1,1,0）が状態ビ
ット列受信部３に送出される。
令が発せられると、制御ビット列発生部５は、時刻t0に
制御ビット列（1,0,0）を制御ビット列発生部２に書き
込み、更に状態ビット列変化検出部６に該制御ビット列
（1,0,0）に対応する期待状態ビット列パターン（1,1,
0）を通知する。加入者線終端回路４がこの制御ビット
列（1,0,0）を受けて加入者線が起動上体になると、加
入者線終端回路４から状態ビット列（1,1,0）が状態ビ
ット列受信部３に送出される。
状態ビット列受信部３の受信内容を周期的に監視してい
る状態ビット列変化検出部６は、加入者線終端回路４か
ら送出されてきた状態ビット列が前記期待状態ビット列
と一致したことを検出したとき（第３図の例では時刻t2
で検出）、処理装置１に端末発呼を通知すると共に、制
御ビット列発生部５へ制御信号を送出する。
る状態ビット列変化検出部６は、加入者線終端回路４か
ら送出されてきた状態ビット列が前記期待状態ビット列
と一致したことを検出したとき（第３図の例では時刻t2
で検出）、処理装置１に端末発呼を通知すると共に、制
御ビット列発生部５へ制御信号を送出する。
この制御信号を受信した制御ビット列発生部５は、次に
加入者線終端回路４に送出すべき制御ビット列（1,1,
0）を制御ビット列発生部２書き込み、制御ビット列発
生部２は時刻t3にこの制御ビット列を加入者線終端回路
４に送出する。
加入者線終端回路４に送出すべき制御ビット列（1,1,
0）を制御ビット列発生部２書き込み、制御ビット列発
生部２は時刻t3にこの制御ビット列を加入者線終端回路
４に送出する。
処理装置１から加入者線停止指令が発せられると、制御
ビット列発生部５は加入者線停止指示を現す制御ビット
列（1,0,1）を編集して制御ビット列発生部２に書き込
むと共に、該制御ビット列に対応する期待状態ビット列
（0,0,0）を状態ビット列変化検出部６に通知する。制
御ビット列発生部２は、この制御ビット列を時刻t4で加
入者線終端回路４に送出する。
ビット列発生部５は加入者線停止指示を現す制御ビット
列（1,0,1）を編集して制御ビット列発生部２に書き込
むと共に、該制御ビット列に対応する期待状態ビット列
（0,0,0）を状態ビット列変化検出部６に通知する。制
御ビット列発生部２は、この制御ビット列を時刻t4で加
入者線終端回路４に送出する。
状態ビット列変化検出部６は、加入者線終端回路４から
送出されてくる状態ビット列が期待状態ビット列と一致
したことを検出したとき（時刻t6）、処理装置１に停止
状態になったことを通知すると共に、制御ビット列発生
部５に制御信号を送出する。
送出されてくる状態ビット列が期待状態ビット列と一致
したことを検出したとき（時刻t6）、処理装置１に停止
状態になったことを通知すると共に、制御ビット列発生
部５に制御信号を送出する。
この制御信号を受信した制御ビット列発生部５は、これ
により時刻t7に示す制御ビット列をハイウェイに10に送
出する。
により時刻t7に示す制御ビット列をハイウェイに10に送
出する。
以上が呼処理制御における動作手順である。次に、加入
者線終端回路４保守試験を行なう場合の動作手順を説明
する。保守試験を行なう場合、状態ビット列が期待状態
ビット列になる毎に状態ビット列変化検出部６から処理
装置１に通知がなされると、処理装置１は該通知により
他の処理を行なってしまう。そこで、保守試験の際には
このような通知が処理装置１に出力されないようにする
必要がある。そこで、処理装置１から保守試験のために
特定の制御ビット列（前記（0,0,0）（1,0,0）（1,1,
0）（1,0,1）以外のパターン）を指定する指令が発せら
れると、制御ビット列発生部５はこの制御ビット列を制
御ビット列発生部２に書き込むと共に、状態ビット列変
化検出部６に処理装置１への通知を禁止する指示を送出
する。これにより、例えば時刻t0からt1の間に上記指令
が時刻t2に示す状態ビット列を発生させる場合の自律動
作による処理装置１への報告と時刻t3に示す状態ビット
列の送出が禁止される。
者線終端回路４保守試験を行なう場合の動作手順を説明
する。保守試験を行なう場合、状態ビット列が期待状態
ビット列になる毎に状態ビット列変化検出部６から処理
装置１に通知がなされると、処理装置１は該通知により
他の処理を行なってしまう。そこで、保守試験の際には
このような通知が処理装置１に出力されないようにする
必要がある。そこで、処理装置１から保守試験のために
特定の制御ビット列（前記（0,0,0）（1,0,0）（1,1,
0）（1,0,1）以外のパターン）を指定する指令が発せら
れると、制御ビット列発生部５はこの制御ビット列を制
御ビット列発生部２に書き込むと共に、状態ビット列変
化検出部６に処理装置１への通知を禁止する指示を送出
する。これにより、例えば時刻t0からt1の間に上記指令
が時刻t2に示す状態ビット列を発生させる場合の自律動
作による処理装置１への報告と時刻t3に示す状態ビット
列の送出が禁止される。
本実施例によれば、時刻t1,t5での状態ビット列の過渡
的変化による処理装置１の無効処理をする必要が無く、
また、時刻t3,t7に示す制御ビット列を制御ビット列発
生部２に書き込む処理を処理装置１が行なわずに済み、
更に呼処理制御と保守試験制御とを分離するので、処理
装置１の負荷が軽減する。
的変化による処理装置１の無効処理をする必要が無く、
また、時刻t3,t7に示す制御ビット列を制御ビット列発
生部２に書き込む処理を処理装置１が行なわずに済み、
更に呼処理制御と保守試験制御とを分離するので、処理
装置１の負荷が軽減する。
本発明によれば、処理装置の負荷が軽減すると共に、保
守試験制御による呼処理制御への影響を回避できるとい
う効果がある。
守試験制御による呼処理制御への影響を回避できるとい
う効果がある。
第１図は本発明の一実施例に係る加入者線終端回路制御
装置の構成図、第２図は従来の加入者線終端回路制御装
置の構成図、第３図は制御ビット列と状態ビット列のタ
イミングチャートである。 １……処理装置、2,5……制御ビット列発生部、３……
状態ビット列受信部、４…加入者線終端回路、６……状
態ビット列変化検出部。
装置の構成図、第２図は従来の加入者線終端回路制御装
置の構成図、第３図は制御ビット列と状態ビット列のタ
イミングチャートである。 １……処理装置、2,5……制御ビット列発生部、３……
状態ビット列受信部、４…加入者線終端回路、６……状
態ビット列変化検出部。
Claims (1)
- 【請求項１】複数の制御ポイントと複数の状態ポイント
を有する交換機側加入者線終端回路と、処理装置とを、
制御ポイントに対応した制御ビット列と状態ポイントに
対応した状態ビット列を収容するハイウェイを介して接
続し、前記処理装置の指令に基づく制御ビット列を前記
加入者線終端回路に送出して該加入者線終端回路を制御
し、該加入者線終端回路から出力される状態ビット列の
変化を監視して前記処理装置に通知する装置において、
前記加入者線終端回路の制御に必要な制御ビット列を前
記処理装置からの指示により前記加入者線終端回路に送
出する第１手段と、該第１手段が送出した制御ビット列
に対応する状態ビット列の期待パターンを前記第１手段
からの通知により設定し前記加入者線終端回路から出力
される状態ビット列が前記期待パターンとなったことを
検出したとき前記処理装置に通知すると共に前記第１手
段に通知する第２手段とを備え、前記第１手段は前記第
２手段からの通知により自律的に次の制御ビット列を前
記加入者線終端回路に送出し、更に前記第１手段は制御
ビット列が特定パターンの場合は前記第２手段に対して
前記処理装置への通知を停止させる通知を行なうように
したことを特徴とする加入者線終端回路の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15548487A JPH0744714B2 (ja) | 1987-06-24 | 1987-06-24 | 加入者線終端回路の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15548487A JPH0744714B2 (ja) | 1987-06-24 | 1987-06-24 | 加入者線終端回路の制御装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPS641394A JPS641394A (en) | 1989-01-05 |
| JPH011394A JPH011394A (ja) | 1989-01-05 |
| JPH0744714B2 true JPH0744714B2 (ja) | 1995-05-15 |
Family
ID=15607054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15548487A Expired - Lifetime JPH0744714B2 (ja) | 1987-06-24 | 1987-06-24 | 加入者線終端回路の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744714B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60331403D1 (de) | 2002-12-26 | 2010-04-08 | Nipro Corp | Dialysator und dessen Herstellungsverfahren |
-
1987
- 1987-06-24 JP JP15548487A patent/JPH0744714B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS641394A (en) | 1989-01-05 |
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