JPH0744466A

JPH0744466A - 記憶装置の多重化制御方法

Info

Publication number: JPH0744466A
Application number: JP5185805A
Authority: JP
Inventors: Fumio Ito; 富美男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-07-28
Filing date: 1993-07-28
Publication date: 1995-02-14

Abstract

(57)【要約】【目的】記憶装置を多重化するにあたって、記憶装置の
切り替え制御を中央処理装置（ＣＰＵ）から独立させ、
記憶装置の故障等による切り替え制御を動的に行うこと
ができる手段を提供すること。【構成】記憶装置Ａ（２ａ）及び記憶装置Ｂ（２ｂ）は
ＣＰＵ（１）から見て同一アドレスに配置されている。
ＣＰＵ（１）からの出力データは、記憶装置切り替え装
置（４）に伝えられ、ここで分岐して、各々の記憶装置
に出力される。各々の記憶装置からの入力データは、記
憶装置切り替え制御装置（５）からの指令（９）により
記憶装置切り替え装置（４）内で選択されて、いずれか
一方がＣＰＵ(１)に入力される。また、記憶装置切り替
え制御装置に対して、各々の記憶装置からの故障信号
（１０ａ，１０ｂ）が伝達され、記憶装置選択のための
情報として使用される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、システムの制御情報や
記録を多重化した記憶装置に格納し、記憶装置の故障時
等に別の記憶装置に切り替えて運転される計算機制御シ
ステムに関する。

【０００２】

【従来の技術】従来、記憶装置の故障等の情報は、一
旦、中央処理装置(以下、ＣＰＵとする)に伝えられて、
ＣＰＵによって処理される。従って、記憶装置を多重化
する場合、記憶装置の故障等による記憶装置の切り替え
は、故障などの情報が伝えられたＣＰＵの管理下で、Ｃ
ＰＵからの切り替え指令にしたがって行っている。即
ち、ＣＰＵから記憶装置をアクセスし、そのアクセスに
より故障等が検出された場合、ＣＰＵが一旦その故障情
報を受け取った後記憶装置の切り替えを指令する。この
指令により、記憶装置が切り替えられ、その後再び、Ｃ
ＰＵから記憶装置をアクセスする。尚、この種の装置と
して関連するものには、特開平4−242453 号公報が挙げ
られる。

【０００３】

【発明が解決しようとする課題】上記従来技術は、ＣＰ
Ｕの管理下で記憶装置の切り替え制御を行うため、計算
機制御システムにおけるＣＰＵの負荷増加の点について
配慮がされておらず、記憶装置の切り替えに伴う制御処
理の遅延の問題があった。

【０００４】本発明の目的は、記憶装置の切り替え制御
をＣＰＵから独立させ、ＣＰＵの負荷を軽減して制御処
理の遅延を排除することにある。

【０００５】本発明の他の目的は、記憶装置の故障等の
情報をＣＰＵ以外の装置に伝達し、情報を伝達された装
置により記憶装置の切り替え制御を行うことにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、記憶装置とバスとの間に記憶装置切り替え装置を設
け、記憶装置切り替え制御装置からの制御指令により記
憶装置切り替え装置が記憶装置を切り替える処理を行う
ようにしたものである。

【０００７】上記他の目的を達成するために、記憶装置
の故障等の情報を記憶装置から直接記憶装置切り替え制
御装置に伝達する信号を設けたものである。

【０００８】

【作用】記憶装置切り替え装置は、ＣＰＵからバスを通
して記憶装置へのデータの書き込み指令があると、多重
化した記憶装置の全てに対して、送られてきたデータを
書き込む。また、読み出し指令があると、多重化した記
憶装置の全てからデータを読み出し、主となる特定の記
憶装置のデータのみバスを通してＣＰＵに送る。記憶装
置の書き込みまたは読み出し時、記憶装置になんらかの
故障があった場合、記憶装置から記憶装置切り替え制御
装置に故障情報が伝達される。記憶装置切り替え制御装
置では、主となる記憶装置が故障した場合、記憶装置切
り替え装置に対して、記憶装置の切り替え指令を発行す
る。記憶装置切り替え装置では、切り替え指令に基づい
て主となる記憶装置の選択手順を変更する。それによっ
て、多重化した記憶装置の切り替え制御がＣＰＵの管理
下から切り離され、記憶装置切り替え制御装置により制
御されるようになるので、ＣＰＵの負荷を軽減する。

【０００９】

【実施例】以下、本発明の一実施例を図１により説明す
る。図１は、記憶装置を２重化した場合のブロック図で
ある。ここで、記憶装置Ａ（２ａ）と記憶装置Ｂ（２
ｂ）とは同一種類の装置であり、ＣＰＵ（１）から見て
同一アドレスに割り付けられている。記憶装置Ａ（２
ａ）及び記憶装置Ｂ（２ｂ）は、ともに、記憶装置切り
替え装置（４）とデータ入出力（８ａ，８ｂ）を行う。
記憶装置切り替え装置（４）は、バス（３）を介して、
ＣＰＵ（１）とデータ入出力（６及び７）を行う。記憶
装置切り替え制御装置（５）は、記憶装置切り替え装置
（４）に対して、記憶装置（２ａ，２ｂ）の切り替え信
号（９）を出力する。記憶装置Ａ(２ａ)及び記憶装置Ｂ
（２ｂ）は、記憶装置切り替え制御装置（５）に対し
て、各々の記憶装置に故障が発生した場合、故障信号
（１０ａ，１０ｂ）を出力する。また、記憶装置切り替
え制御装置は、記憶装置Ａ（２ａ）と記憶装置Ｂ（２
ｂ）とを任意に切り替えるための制御信号（１１）を、
外部より入力する。この構成において、ＣＰＵ（１）か
らのデータの入出力指令は、バス（３）を経由して記憶
装置切り替え装置（４）に伝えられる。ＣＰＵ（１）か
ら記憶装置への出力指令の場合、ＣＰＵ（１）からバス
（３）を経由して送られたデータは、記憶装置切り替え
装置（４）で２重化され、記憶装置Ａ（２ａ）及び記憶
装置Ｂ（２ｂ）の同じアドレスに出力される。記憶装置
からＣＰＵ（１）への入力指令の場合、記憶装置切り替
え装置（４）は、記憶装置Ａ（２ａ）及び記憶装置Ｂ
（２ｂ）の同じアドレスからデータを読みだし、記憶装
置切り替え制御装置（５）により予め指定されている記
憶装置からの入力データのみバス（３）を経由してＣＰ
Ｕ（１）に出力する。本実施例によれば、記憶装置の多
重化にあたって、ＣＰＵから独立した記憶装置の切り替
え手段を持つことができるという効果がある。

【００１０】ＣＰＵ（１）からの入出力指令によって、
記憶装置の読みだし／書き込みを制御する記憶装置切り
替え装置（４）の仕組みを図２に示す。バスからの出力
ライン（７′）は、本装置の中で分岐し、各々の記憶装
置への出力ライン（８ａ′，８ｂ′）に直接つながる。
記憶装置からの入力ライン（８ａ″，８ｂ″）は、本装
置内のスイッチ（１２）につながり、各々の端子（１４
ａ，１４ｂ）となる。ここで、記憶装置切り替え制御装
置からの切り替え信号（９）がスイッチ(１２)内の切り
替え端子（１３）につながっているため、切り替え信号
（９）に依存して切り替え端子（１３）が記憶装置から
の入力端子（１４ａ，１４ｂ）のいずれかにつながり、
これによって、記憶装置からの入力データの一方がバス
への入力ライン（７″）につながることになる。記憶装
置切り替え装置をｎ重化した例を図３に示す。本実施例
によれば、バスと記憶装置との間で記憶装置の切り替え
制御が行えるという効果がある。また、図３に示すｎ重
化の例において、付加する記憶装置を２台にすると図２
の例と同じであることから、記憶装置の多重化度を変え
ることは、単純に記憶装置の増減により実現できるとい
う効果がある。

【００１１】記憶装置切り替え制御装置の原理を図４に
示す。記憶装置からの故障信号が伝達されていなければ
何も処理しないが、故障信号が伝達されているとき、記
憶装置切り替え制御の処理が動作する（１５）。まず最
初に、故障信号を伝達した記憶装置が現在ＣＰＵへの入
力データを取り込むために選択されている記憶装置と同
一かどうかを判断する（１６）。異なる記憶装置の場
合、当該記憶装置を故障として扱うように記録する（２
１）ことのみ行う。選択されている記憶装置が故障の場
合、切り替え可能な記憶装置があるかどうか検索する
（１７）。この検索は、記憶装置の動作状況を記録して
いるテーブルより読み出すことで行う。次に、その結果
を判定する（１８）。切り替え可能な記憶装置がない場
合、記憶装置をすべて切り離し、ＣＰＵへの記憶装置か
らのデータ入力はエラーとして扱われるようにする（２
０）。切り替え可能な装置がある場合、記憶装置切り替
え装置に対して、次に選択する記憶装置を指定する（１
９）。いずれの場合も、故障を伝達した記憶装置を故障
として扱うように記録する（２１）。本実施例によれ
ば、記憶装置からの故障信号により、記憶装置をリアル
タイムに切り替え可能であるという効果がある。

【００１２】

【発明の効果】本発明によれば、記憶装置切り替え装置
によって多重化した記憶装置への出力を行うことがで
き、また、多重化した記憶装置からの入力を選択できる
ので、ＣＰＵとバスとの間を多重化することなしに記憶
装置が多重化できるという効果がある。

【００１３】また、上記効果に伴い、記憶装置切り替え
装置により記憶装置とＣＰＵまたはバスとの間が独立し
ているため、記憶装置の多重化度を、例えば、２重化か
ら３重化へ、またはｎ重化へと高めることが記憶装置の
追加のみにより容易に行うことができるという効果があ
る。

【００１４】また、記憶装置からの故障信号を切り替え
制御情報として記憶装置切り替え制御装置に伝達し、記
憶装置切り替え制御装置からの指令により記憶装置切り
替え装置が記憶装置の切り替えを行うことができるの
で、ＣＰＵが記憶装置の切り替えを制御する必要がなく
なり、ＣＰＵの負荷を軽減できるという効果がある。

【００１５】さらに、記憶装置からの故障信号を記憶装
置切り替え制御装置に直接伝達することにより、記憶装
置切り替え制御装置が記憶装置の選択をリアルタイムに
行うことができるので、記憶装置からの入力データの切
り替えを動的に行うことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例である記憶装置を２重化した
場合の全体ブロック図である。

【図２】図１における記憶装置切り替え装置の仕組みを
示す構成図である。

【図３】記憶装置切り替え装置において記憶装置をｎ重
化した例を示す図である。

【図４】記憶装置切り替え制御装置の原理を示す処理フ
ロー図である。

【符号の説明】

１…中央処理装置（ＣＰＵ）、２ａ…記憶装置Ａ、２ｂ
…記憶装置Ｂ、３…バス、４…記憶装置切り替え装置、
５…記憶装置切り替え制御装置、９…記憶装置切り替え
信号、１０ａ…記憶装置Ａの故障信号、１０ｂ…記憶装
置Ｂの故障信号。

Claims

【特許請求の範囲】

【請求項１】中央処理装置（ＣＰＵ）と多重化した記憶
装置とその間を接続するバスとから成る計算機制御シス
テムにおいて、記憶装置とバスとの間に記憶装置切り替
え装置と記憶装置切り替え制御装置とを設けたことを特
徴とする記憶装置の多重化制御方法。
【請求項２】記憶装置からの切り替え制御情報を前記の
記憶装置切り替え制御装置に対して伝達する手段を備え
たことを特徴とする請求項１記載の記憶装置の多重化制
御方法。
【請求項３】前記の記憶装置切り替え装置と記憶装置切
り替え制御装置とを中央処理装置（ＣＰＵ）と切り離し
たことを特徴とする請求項１記載の記憶装置の多重化制
御方法。
【請求項４】前記の記憶装置切り替え装置と記憶装置切
り替え制御装置とを中央処理装置（ＣＰＵ）と切り離し
たことにより、計算機制御システムの動作を継続したま
ま記憶装置を切り替える手段を提供することを特徴とす
る請求項１記載の記憶装置の多重化制御方法。