JPH0736719A - マルチｃｐｕシステムの暴走監視装置 - Google Patents

Abstract

(57)【要約】 【目的】複数のＣＰＵが如何なる関係にあろうとも、実
際に暴走したＣＰＵのみを選択的に初期化する。 【構成】並行して動作する少なくとも２つのＣＰＵから
それぞれ周期的に出力されるウォッチドッグクリア信号
を共通のウォッチドッグ回路にて監視する。その際、各
ＣＰＵから出力されるウォッチドッグクリア信号及びウ
ォッチドッグ回路から出力される初期化信号の何れかの
立ち上がりに基づいて論理レベルが更新される信号を形
成し、この形成した信号に基づいて更に、各ＣＰＵのウ
ォッチドッグクリア信号出力周期にそれぞれ同期してそ
れらＣＰＵの別を順次識別するＣＰＵ数分のビット数か
らなるパラレル信号を生成する。そして、該生成したパ
ラレル信号の各々と初期化信号との論理積をとってこれ
を各ＣＰＵの初期化端子に入力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数のＣＰＵ（中央
演算処理装置）が並行動作するシステム環境にあってそ
れらＣＰＵの暴走の有無を監視し、ひいてはそれら暴走
したＣＰＵを自動的に初期化するマルチＣＰＵシステム
の暴走監視装置に関する。

【０００２】

【従来の技術】上記マルチＣＰＵシステムとしては例え
ば、自動車の電子制御システムなどがある。すなわちこ
の電子制御システムでは、エンジン制御装置やトランス
ミッション制御装置などの複数の制御装置で各別のＣＰ
Ｕを搭載し、それら搭載される複数のＣＰＵ間で相互に
データの授受等を行いつつ、エンジンやトランスミッシ
ョンなどの各制御対象を複合的に電子制御するようにし
ている。

【０００３】ところで、こうしたマルチＣＰＵシステム
にあっては通常、そのうちの１つのＣＰＵでも暴走して
しまうと、システム全体としての動作に支障を来たす。
このため、ウォッチドッグ回路を通じてそれらＣＰＵの
暴走の有無を監視し、それらＣＰＵの１つでも暴走した
場合には、それら全てのＣＰＵにイニシャル信号を送っ
てこれを初期化することが普通に行われていた。

【０００４】しかしこれでは、只１つのＣＰＵの暴走の
ために、他の正常なＣＰＵも全て初期化されてしまうこ
ととなる。すなわち、上記イニシャル信号の送出と同時
に、当該システムとしての制御動作が全て一旦停止され
てしまうこととなる。これによってシステム自身が受け
る影響も決して小さくない。

【０００５】そこで従来は、特開平２−１８７８５６号
公報に見られるようなリセット方法が新たに提案される
に至っている。すなわちこの方法では、マスタ／スレー
ブの関係にある複数のＣＰＵのうち、マスタＣＰＵを除
く他のスレーブＣＰＵが暴走した場合、その暴走したス
レーブＣＰＵのみを選択的に初期化することによって、
他の正常なＣＰＵによる処理が継続されるようにしてい
る。

【０００６】

【発明が解決しようとする課題】このような方法によれ
ば、スレーブＣＰＵの１つが暴走しても、それに伴って
システムの全体が処理を停止してしまうような不都合は
確かに回避される。

【０００７】しかし、この従来の方法では、上記複数の
ＣＰＵがマスタ／スレーブの関係にあることが大前提と
なっており、しかもＣＰＵの暴走を監視するウォッチド
ッグ回路は、上記複数のＣＰＵのうちのマスタＣＰＵの
みを監視し、他の全てのスレーブＣＰＵはこのマスタＣ
ＰＵによって監視されるようになっている。このため、
もしもマスタＣＰＵ自身が暴走し、該マスタＣＰＵが上
記ウォッチドッグ回路によって初期化されるようなこと
があれば、他の全てのスレーブＣＰＵも、これに伴って
初期化されてしまうこととなる。勿論その場合、これら
スレーブＣＰＵの正常／異常は問われない。

【０００８】この発明は、こうした実情に鑑みてなされ
たものであり、複数のＣＰＵが如何なる関係にあろうと
も、実際に暴走したＣＰＵのみを選択的に初期化するこ
とのできるマルチＣＰＵシステムの暴走監視装置を提供
することを目的とする。

【０００９】

【課題を解決するための手段】こうした目的を達成する
ため、この発明では、並行して動作する少なくとも２つ
のＣＰＵからそれぞれ周期的に出力されるウォッチドッ
グクリア信号を共通のウォッチドッグ回路にて監視し、
暴走等によりそれらウォッチドッグクリア信号出力の周
期性が崩れたＣＰＵに対して初期化信号を出力するマル
チＣＰＵシステムの暴走監視装置として、前記各ＣＰＵ
から出力されるウォッチドッグクリア信号の立ち上がり
または立ち下がり、若しくは前記ウォッチドッグ回路か
ら出力される初期化信号の初期化状態から非初期化状態
への切り換わりの何れかに基づいて論理レベルが更新さ
れる信号を出力する監視回路と、この監視回路の出力に
基づき、前記各ＣＰＵのウォッチドッグクリア信号出力
周期にそれぞれ同期してそれらＣＰＵの別を順次識別す
るＣＰＵ数分のビット数からなるパラレル信号を生成出
力する識別回路と、この識別回路から出力されるパラレ
ル信号の各々と前記初期化信号との論理積信号を前記各
ＣＰＵの初期化端子に入力するアンド回路と、をそれぞ
れ具えるようにする。

【００１０】

【作用】上記監視回路の出力、すなわち各ＣＰＵから出
力されるウォッチドッグクリア信号の立ち上がりまたは
立ち下がり、若しくは前記ウォッチドッグ回路から出力
される初期化信号の初期化状態から非初期化状態への切
り換わりの何れかに基づいて論理レベルが更新される信
号には、それらＣＰＵの上記ウォッチドッグクリア信号
出力にかかる周期性がそのまま反映されることとなる。
したがって、上記識別回路にて生成出力されるＣＰＵ数
分のビット数からなるパラレル信号は、各ＣＰＵが正常
に動作してさえいれば、それらＣＰＵのウォッチドッグ
クリア信号出力周期にそれぞれ同期して、順次それらＣ
ＰＵの別を示すｎビット（ただしｎはＣＰＵの数）の値
をとるようになる。例えば、ＣＰＵの数が２であれば、
該ｎビット（ｎ＝２）のパラレル信号は、それら２つの
ＣＰＵのウォッチドッグクリア信号出力周期にそれぞれ
同期して、「０，１」及び「１，０」といった値を繰り
返し、またＣＰＵの数が４であれば、同ｎビット（ｎ＝
４）のパラレル信号は、それら４つのＣＰＵのウォッチ
ドッグクリア信号出力周期にそれぞれ同期して、「０，
１，１，１」、「１，０，１，１」、「１，１，０，
１」、及び「１，１，１，０」といった値を繰り返すよ
うになる。なお、こうして全てのＣＰＵが正常な状態に
あれば、ウォッチドッグ回路から出力される初期化信号
は肯定論理レベル（ここでの例では論理「１」のレベ
ル）にある。

【００１１】ところが、何れかのＣＰＵが暴走して、上
記ウォッチドッグクリア信号の出力を停止するようなこ
とがあれば、この識別回路から出力されるｎビットのパ
ラレル信号の値も、そのウォッチドッグクリア信号の出
力を停止したＣＰＵに対応した値に固定されるようにな
る。また、こうしたＣＰＵの暴走によって、ウォッチド
ッグクリア信号の周期性が崩れると、ウォッチドッグ回
路からは、上記初期化信号として否定論理レベル（ここ
での例では論理「０」のレベル）となる信号が出力され
るようになる。

【００１２】上記アンド回路は、このようなパラレル信
号の各々と初期化信号との論理積をとってその結果を各
ＣＰＵの初期化端子に加える回路である。このように何
れかのＣＰＵが暴走すれば、その暴走したＣＰＵの初期
化端子のみが否定論理レベルとなり、該暴走したＣＰＵ
のみが選択的に初期化されることとなる。

【００１３】なお、その後上記初期化信号の論理レベル
が肯定論理レベルに立ち上がれば、上記監視回路の出力
信号論理レベルも反転され、たとえ上記初期化したＣＰ
Ｕが正常復帰しなくとも、他のＣＰＵの以後のウォッチ
ドッグクリア信号出力に基づいて、それらＣＰＵに対す
る再度の暴走監視が開始されるようになる。すなわちこ
のことは、複数のＣＰＵが暴走しても、それら暴走した
複数のＣＰＵ各々に対して上述した初期化が繰り返し行
われることを意味する。

【００１４】

【実施例】図１に、この発明にかかるマルチＣＰＵシス
テムの暴走監視装置についてその一実施例を示す。

【００１５】この実施例の暴走監視装置では、例えば前
述した自動車の電子制御システムにおいてエンジン制御
を司るとするＣＰＵ１と、トランスミッション制御を司
るとするＣＰＵ２との２つのＣＰＵを、これら２つのＣ
ＰＵに共通のウォッチドッグ回路（ウォッチドッグタイ
マ：以下、ＷＤＴと略称する）３にて監視する。

【００１６】またこの実施例の装置において、フリップ
フロップ（ＦＦ）１１は、ＣＰＵ１のウォッチドッグク
リア端子ＷＤＣ１から出力されるウォッチドッグクリア
信号の立ち上がりエッジによってその出力信号Ｗ１の論
理レベルを反転するフリップフロップである。同様にフ
リップフロップ（ＦＦ）１２は、ＣＰＵ２のウォッチド
ッグクリア端子ＷＤＣ２から出力されるウォッチドッグ
クリア信号の立ち上がりエッジによってその出力信号Ｗ
２の論理レベルを反転するフリップフロップである。こ
れらフリップフロップ１１及び１２の出力信号Ｗ１及び
Ｗ２は、排他論理和（イクスクルーシブ・オア）回路１
３に入力されて、それら信号の排他論理和信号ａとな
る。他方、フリップフロップ（ＦＦ）１４は、ＷＤＴ３
のイニシャル端子／ＩＮＩＴ（／は論理反転を示すとす
る）から出力される初期化信号の立ち上がりエッジによ
ってその出力信号ｂの論理レベルを反転するフリップフ
ロップである。そして、上記排他論理和信号ａとこのフ
リップフロップ出力信号ｂとは更に排他論理和回路１５
に入力され、それら信号の排他論理和信号ｃとなる。こ
の信号ｃは結局、上記ＣＰＵ１及び２からそれぞれ出力
されるウォッチドッグクリア信号、そして上記ＷＤＴ３
から出力される初期化信号の何れかの立ち上がりに応じ
て論理レベルが反転される信号となる。言い換えれば、
この信号ｃにはＣＰＵ１及び２の上記ウォッチドッグク
リア信号出力にかかる周期性がそのまま反映されるよう
になり、この信号ｃを監視することで、これらＣＰＵ１
及び２の暴走の有無、すなわちウォッチドッグクリア信
号の出力が途絶えたか否かが判る。これらフリップフロ
ップ１１及び１２、排他論理和回路１３、フリップフロ
ップ１４、そして排他論理和回路１５は、この実施例の
暴走監視装置において、上記ＣＰＵ１及び２の暴走の有
無を監視する監視回路１０を形成する。

【００１７】こうした監視回路１０の出力、すなわち上
記排他論理和回路１５の出力信号ｃは、モニタ信号とし
て、ＣＰＵ１のモニタ１端子、及びＣＰＵ２のモニタ２
端子にそれぞれ帰還されるとともに、ＷＤＴ３のウォッ
チドッグクリア端子ＷＤＣに入力される。ＷＤＴ３で
は、このウォッチドッグクリア端子ＷＤＣに入力される
モニタ信号（信号ｃ）の論理レベル反転が止まることに
よって、すなわち同論理レベル反転の周期が崩れること
によって、ＣＰＵ１及び２の何れかに異常（暴走）が来
たした旨判断し、上記イニシャル端子／ＩＮＩＴから初
期化信号を出力する。すなわち、該イニシャル端子／Ｉ
ＮＩＴの出力論理レベルを論理「Ｌ」レベルとする。

【００１８】上記監視回路１０の出力（信号ｃ）はま
た、識別回路２０にも入力される。識別回路２０は、こ
の監視回路１０の出力に基づき、ＣＰＵ１及び２のウォ
ッチドッグクリア信号出力周期にそれぞれ同期してそれ
らＣＰＵの別を順次識別する２ビットのパラレル信号を
生成出力する回路である。すなわちここでは、この２ビ
ットのパラレル信号として、一方では監視回路１０の出
力をそのままアンド回路３０に与え、他方では同監視回
路１０の出力をインバータ２１によって論理レベル反転
してアンド回路３０に与える信号を生成する。

【００１９】アンド回路３０は、この識別回路２０から
出力されるパラレル信号の各々と上記ＷＤＴ３から出力
される初期化信号との論理積をとる回路であり、ここで
は、これらパラレル信号の各々に対応して配設されるア
ンドゲート３１及び３２の２つのアンドゲートを有して
構成されている。このうち、アンドゲート３１は、上記
監視回路１０の出力（信号ｃ）と上記初期化信号とを入
力してその論理積信号をＣＰＵ１のイニシャル端子／Ｉ
ＮＩＴ１（ここでも／は論理反転を示す）に出力するよ
う構成される。また、アンドゲート３２は、上記監視回
路１０の出力（信号ｃ）の上記インバータ２１による論
理レベル反転信号と上記初期化信号とを入力してその論
理積信号をＣＰＵ２のイニシャル端子／ＩＮＩＴ２に出
力するよう構成される。

【００２０】したがって、この実施例の装置によれ
ば、、ＷＤＴ３を通じてＣＰＵ１或いはＣＰＵ２の暴走
が検知されるとき、すなわち同ＷＤＴ３のイニシャル端
子／ＩＮＩＴから出力される上記初期化信号の論理レベ
ルが論理「Ｌ」レベルとなるとき、上記監視回路１０の
出力（信号ｃ、すなわちモニタ信号）が論理「Ｌ」レベ
ルにあればＣＰＵ１が選択的に初期化されるようにな
り、同監視回路１０の出力が論理「Ｈ」レベルにあれば
ＣＰＵ２が選択的に初期化されるようになる。換言すれ
ば、ＣＰＵ１にとってその暴走時にこれが選択的に初期
化されるためには、そのモニタ１端子に入力されるモニ
タ信号（監視回路１０の出力）が論理「Ｈ」レベルとな
るように上記ウォッチドッグクリア信号を出力すればよ
く、同様にＣＰＵ２にとってその暴走時にこれが選択的
に初期化されるためには、そのモニタ２端子に入力され
るモニタ信号（監視回路１０の出力）が論理「Ｌ」レベ
ルとなるように上記ウォッチドッグクリア信号を出力す
ればよい。

【００２１】図２は、こうした実施例暴走監視装置の動
作例を示したタイミングチャートであり、また図３は、
ＣＰＵ１及び２の上記ウォッチドッグクリア信号出力に
かかる処理手順の一例を示したフローチャートであり、
以下、これら図２及び図３を併せ参照して、同実施例装
置の動作を更に詳述する。

【００２２】はじめに、該装置において監視対象とする
ＣＰＵ１及びＣＰＵ２の上記ウォッチドッグクリア信号
出力手順について説明する。図２（ｇ）に示されるよう
に、例えばいま、時刻Ｔ１において上記モニタ信号（信
号ｃ）が論理「Ｈ」レベルになったとする。このとき、
ＣＰＵ２は、図３（ｂ）に示されるように、ステップ３
２１で該モニタ信号が論理「Ｈ」レベルとなった旨を認
知するとともに、その論理「Ｈ」レベルにある時間が一
定の時間（例えば１ｍｓ）経過したか否かを監視する。
そして、この一定時間の経過を判断したＣＰＵ２は、ス
テップ３２２でそのウォッチドッグクリア端子ＷＤＣ２
から出力するウォッチドッグクリア信号（ＷＤＣ）の論
理レベルを論理「Ｈ」レベルとする。この様子は、図２
において、時刻Ｔ２でのＷＤＣ２出力（図２（ｂ））と
して図示される。その後、同ＣＰＵ２は、ステップ３２
３でこのウォッチドッグクリア信号（ＷＤＣ）を論理
「Ｈ」レベルとしてから一定の時間だけ、すなわち上記
フリップフロップ（ＦＦ）１２が該ウォッチドッグクリ
ア信号の立ち上がりエッジを検出できる時間だけ経過す
るのを待った後、ステップ３２４でウォッチドッグクリ
ア信号の論理レベルを論理「Ｌ」レベルとする。なお、
上記時刻Ｔ２において、このＣＰＵ２から出力されるウ
ォッチドッグクリア信号（ＷＤＣ）が論理「Ｈ」レベル
に立ち上がることにより（図２（ｂ））、フリップフロ
ップ１２の出力Ｗ２の論理レベルが反転し（図２
（ｄ））、またこれによって排他論理和回路１３の出力
信号ａもその論理レベルが反転し（図２（ｅ））、ひい
ては排他論理和回路１５の出力信号ｃである上記モニタ
信号も、その論理レベルが反転する（図２（ｇ））。

【００２３】一方、上記時刻Ｔ２において、モニタ信号
（信号ｃ）の論理レベルが反転されて論理「Ｌ」レベル
になると、ＣＰＵ１は、図３（ａ）に示されるように、
ステップ３１１で該モニタ信号が論理「Ｌ」レベルとな
った旨を認知するとともに、その論理「Ｌ」レベルにあ
る時間が一定の時間（例えば１ｍｓ）経過したか否かを
監視する。そして、この一定時間の経過を判断したＣＰ
Ｕ１は、ステップ３１２でそのウォッチドッグクリア端
子ＷＤＣ１から出力するウォッチドッグクリア信号（Ｗ
ＤＣ）の論理レベルを論理「Ｈ」レベルとする。この様
子は、図２において、時刻Ｔ３でのＷＤＣ１出力（図２
（ａ））として図示される。その後、同ＣＰＵ１は、ス
テップ３１３でこのウォッチドッグクリア信号（ＷＤ
Ｃ）を論理「Ｈ」レベルとしてから一定の時間だけ、す
なわち上記フリップフロップ（ＦＦ）１１が該ウォッチ
ドッグクリア信号の立ち上がりエッジを検出できる時間
だけ経過するのを待った後、ステップ３１４でウォッチ
ドッグクリア信号の論理レベルを論理「Ｌ」レベルとす
る。なお、上記時刻Ｔ３において、このＣＰＵ１から出
力されるウォッチドッグクリア信号（ＷＤＣ）が論理
「Ｈ」レベルに立ち上がることにより（図２（ａ））、
フリップフロップ１１の出力Ｗ１の論理レベルが反転し
（図２（ｃ））、またこれによって排他論理和回路１３
の出力信号ａもその論理レベルが反転し（図２
（ｅ））、ひいては排他論理和回路１５の出力信号ｃで
ある上記モニタ信号も、その論理レベルが反転する（図
２（ｇ））。

【００２４】ＣＰＵ１及びＣＰＵ２は、その正常時、こ
うした態様でウォッチドッグクリア信号（ＷＤＣ）の出
力処理を繰り返す。さてこうしたなか、ＣＰＵ１が何ら
かの事由で暴走し、図２（ａ）に示されるように、時刻
Ｔ５に出力されるはずのウォッチドッグクリア信号（Ｗ
ＤＣ１）が出力されなかったとすると、図２（ｇ）に示
されるように、上記モニタ信号は、その論理レベルが論
理「Ｌ」レベルに維持されるようになる。

【００２５】こうしてモニタ信号（信号ｃ）の論理レベ
ルが反転されなくなると、その最後の論理反転時刻であ
る時刻Ｔ４から所定の時間、例えば（Ｔ６−Ｔ４）時間
経過後に、何れかのＣＰＵが暴走した旨、上記ＷＤＴ３
を通じて判定され、該ＷＤＴ３のイニシャル端子／ＩＮ
ＩＴから、図２（ｈ）に示される態様で初期化信号が出
力されることとなる。すなわち、時刻Ｔ６において該初
期化信号がオン（論理「Ｌ」レベル）となる。そしてこ
のとき、モニタ信号（信号ｃ）の論理レベルは上述のよ
うに、論理「Ｌ」レベルにあることから、上記識別回路
２０を通じて、アンドゲート３１にはこの論理「Ｌ」レ
ベルの信号が与えられ、他方のアンドゲート３２にはイ
ンバータ２１によって論理レベル反転された論理「Ｈ」
レベルの信号が与えられ、結局、図２（ｉ）及び（ｊ）
に示されるように、実際に暴走を起こしたＣＰＵ１に対
してのみ、上記出力された（オンとなった）初期化信号
が選択的に与えられるようになる。

【００２６】そしてその後、図２（ｈ）に示されるよう
に、時刻Ｔ７において、上記初期化信号が解除され、そ
の論理レベルが論理「Ｈ」レベルに立ち上がると、それ
に応じてフリップフロップ１４の出力である信号ｂの論
理レベルが、図２（ｆ）に示される態様で反転され、そ
の結果、上記モニタ信号（信号ｃ）の論理レベルも、図
２（ｇ）に示される態様で反転されて論理「Ｈ」レベル
となる。そしてこのとき、時刻Ｔ８において、ＣＰＵ２
から正常にウォッチドッグクリア信号（ＷＤＣ２）が出
力されていれば（図２（ｂ））、該モニタ信号も、同図
２（ｇ）に示されるように正常に論理レベル反転される
ようになる。他方、もしこのときＣＰＵ２が暴走してい
れば、上記モニタ信号の論理レベルも論理「Ｈ」レベル
に維持されることから、次に上記ＷＤＴ３から出力され
る初期化信号に基づいて、今度はこのＣＰＵ２が選択的
に初期化されるようになる。

【００２７】このように、この実施例の暴走監視装置に
よれば、上記ＣＰＵ１及びＣＰＵ２のうち、何れか暴走
したＣＰＵに対してのみ選択的に初期化信号を送ること
が可能となる。また、この初期化信号の解除に基づいて
他方のＣＰＵに対する監視が続行されるため、暴走した
側のＣＰＵが正常復帰されるまで、該他方のＣＰＵに対
する監視を待つ必要もない。なお、ＷＤＴ３に設定され
るＣＰＵの暴走判定から初期化信号の出力（オン）まで
にかけるタイマ時間、すなわち図２に示した例でいう
（Ｔ６−Ｔ４）時間は、ＣＰＵの暴走が確実に判断でき
る時間でありさえすればよい。例えば５０ｍｓ程度あれ
ば十分である。

【００２８】図４は、この発明にかかるマルチＣＰＵシ
ステムの暴走監視装置の他の実施例として、監視対象と
するＣＰＵが４つである場合の装置構成例を示したもの
である。

【００２９】すなわち、この図４に示す実施例の装置で
は、ＣＰＵ１０１、ＣＰＵ１０２、ＣＰＵ１０３、及び
ＣＰＵ１０４の４つのＣＰＵの暴走の有無を、それらＣ
ＰＵに共通する１つのＷＤＴ（ウォッチドッグタイマ）
３にて監視する。

【００３０】さて、この図４に示す実施例の装置も、基
本的には先の図１に示した実施例と同様、上記ＣＰＵ１
０１、１０２、１０３、及び１０４から出力されるウォ
ッチドッグクリア信号及び上記ＷＤＴ３から出力される
初期化信号の何れかの立ち上がりに基づいて論理レベル
が更新される信号Ａを出力する監視回路１１０と、この
監視回路１１０の出力に基づき、上記ＣＰＵ１０１、１
０２、１０３、及び１０４の各ウォッチドッグクリア信
号出力周期にそれぞれ同期してそれらＣＰＵの別を順次
識別するＣＰＵ数分のビット数からなるパラレル信号、
すなわちこの場合４ビットのパラレル信号を生成出力す
る識別回路１２０と、この識別回路１２０から出力され
るパラレル信号の各々と上記初期化信号との論理積をと
ってその結果を上記各ＣＰＵのイニシャル端子／ＩＮＩ
Ｔ１（／は論理反転を示す）、／ＩＮＩＴ２、／ＩＮＩ
Ｔ３、及び／ＩＮＩＴ４に入力するアンド回路１３０
と、をそれぞれ具えて構成される。

【００３１】ここで、上記監視回路１１０を構成するフ
リップフロップ（ＦＦ）１１１〜１１４は、先の実施例
のフリップフロップ１１及び１２と同様、ＣＰＵ１０１
〜１０４の各々対応するものから出力されるウォッチド
ッグクリア信号の立ち上がりエッジによって、それぞれ
その出力である信号Ｗ１、Ｗ２、Ｗ３、及びＷ４の論理
レベルを反転するようになるフリップフロップである。

【００３２】また、反転回路１１５は、入力されるこれ
ら信号Ｗ１、Ｗ２、Ｗ３、及びＷ４の何れかが論理レベ
ル反転することに基づいてその出力信号の論理レベルを
反転する回路である。これも基本的には、先の実施例の
排他論理和回路１３と同等の動作を行う回路である。

【００３３】またこの監視回路１１０において、フリッ
プフロップ（ＦＦ）１１６は、これも先の実施例におけ
るフリップフロップ（ＦＦ）１４と同様、ＷＤＴ３のイ
ニシャル端子／ＩＮＩＴから出力される初期化信号の立
ち上がりエッジによってその出力信号の論理レベルを反
転するフリップフロップであり、排他論理和回路１１７
は、このフリップフロップ１１６の出力と上記反転回路
１１５の出力との排他論理和をとる回路である。この排
他論理和回路１１７も、先の実施例における排他論理和
回路１５と同等の動作を行うものであり、その出力であ
る信号Ａは上述のように、ＣＰＵ１０１、１０２、１０
３、及び１０４から出力されるウォッチドッグクリア信
号及びＷＤＴ３から出力される初期化信号の何れかの立
ち上がりに基づいて論理レベルが更新される信号とな
る。したがって、この信号Ａにも、ＣＰＵ１０１〜１０
４の上記ウォッチドッグクリア信号出力にかかる周期性
がそのまま反映されることとなり、この信号Ａを監視す
ることで、これらＣＰＵ１０１〜１０４の暴走の有無が
判る。

【００３４】また、上記識別回路１２０を構成するカウ
ンタ回路１２１は、上記監視回路１１０の出力である信
号Ａの論理レベルが反転する毎に、その出力Ｂ及びＣの
２ビットで表される「０〜３」の計数値、すなわちＣＰ
Ｕ数分の計数値を順次インクリメントする回路である。
因みに先の図１に示した実施例では、その場合のカウン
ト値「０〜１」と信号ｃの内容とが同一となるため、こ
のようなカウンタ回路の配設は不要となる。

【００３５】また、同識別回路１２０を構成するセレク
ト回路１２２は、上記カウンタ回路１２１の２ビット出
力Ｂ及びＣによる計数値に基づいて、ＣＰＵ１０１〜１
０４の各々に対応した４ビットのパラレル信号／Ｓ１
（／は論理反転を示す）、／Ｓ２、／Ｓ３、及び／Ｓ４
のうちの１つを選択的にオン（論理「Ｌ」レベル）とす
る回路である。因みに先の図１に示した実施例の場合、
監視対象となるＣＰＵが２つのみであるため、先のイン
バータ２１によって該セレクト回路としての機能が実現
されている。

【００３６】アンド回路１３０は、これら順次オン（論
理「Ｌ」レベル）となるセレクト回路１２２のパラレル
出力／Ｓ１、／Ｓ２、／Ｓ３、及び／Ｓ４の各々とＷＤ
Ｔ３から出力される初期化信号とをアンドゲート１３１
〜１３４を通じて論理積をとる、これも先の実施例にお
けるアンド回路３０と同等の回路である。

【００３７】したがって、この図４に示す実施例の装置
にあっても、ＷＤＴ３を通じてＣＰＵ１０１〜１０４の
何れかの暴走が検知されて、該ＷＤＴ３のイニシャル端
子／ＩＮＩＴから出力される上記初期化信号の論理レベ
ルが論理「Ｌ」レベルとなるときには、上記識別回路１
２０を通じて選択されているＣＰＵに対して選択的に初
期化がかけられるようになる。

【００３８】図５は、この図４に示した実施例装置の動
作例を示すものであり、以下、この図５を併せ参照して
同実施例装置の動作を詳述する。この実施例の装置にあ
って、ＣＰＵ１０１〜１０４は、それぞれ図５（ｈ）〜
（ｋ）に示される態様にてそれらモニタ端子に加えられ
るセレクト回路１２２の出力／Ｓ１、／Ｓ２、／Ｓ３、
及び／Ｓ４に基づき、例えば先の図３（ａ）に示される
処理手順にて、各々上記ウォッチドッグクリア信号の出
力を行うものとする。なお、図５では便宜上、これらウ
ォッチドッグクリア信号についての図示は割愛した。図
５（ａ）〜（ｄ）に示す信号Ｗ１、Ｗ２、Ｗ３、及びＷ
４が、これら各ウォッチドッグクリア信号の立ち上がり
エッジによってそれぞれ論理レベル反転されていること
は上述した通りである。また、図５（ｅ）に示す監視回
路１１０の出力信号Ａも、これら各ウォッチドッグクリ
ア信号の何れかの立ち上がりタイミングに同期して、そ
の論理レベルが反転されている。そして、識別回路１２
０を構成する上記カウンタ回路１２１からは、この信号
Ａの交番に同期して、図５（ｆ）及び（ｇ）に示される
態様で計数値がインクリメントされる２ビット信号Ｂ及
びＣが出力され、同識別回路１２０を構成するセレクト
回路１２２からは、これら信号Ｂ及びＣによる計数値に
対応して、それぞれ図５（ｈ）〜（ｋ）に示される上記
／Ｓ１、／Ｓ２、／Ｓ３、及び／Ｓ４が出力されるよう
になる。これら各信号の周期性は、上記ＣＰＵ１０１〜
１０４が正常に動作している間、良好に保たれる。

【００３９】こうしたなかにあっていま、ＣＰＵ１０１
が暴走し、該ＣＰＵ１０１から上記ウォッチドッグクリ
ア信号が出力されなくなったとすると、フリップフロッ
プ１１１の出力Ｗ１がまず、図５（ａ）に示される態様
で周期性を失い、それに応じて監視回路１１０の出力信
号Ａも、図５（ｅ）に示される態様で、論理「Ｈ」レベ
ルに維持されるようになる。こうして信号Ａの論理レベ
ルが維持される時間が上記ＷＤＴ３に設定されたタイマ
時間に達すれば、該ＷＤＴ３のイニシャル端子／ＩＮＩ
Ｔからは、図５（ｌ）に示される態様でオン、すなわち
論理「Ｌ」レベル）となる初期化信号が出力されるよう
になる。

【００４０】また、信号Ａの上記タイミングでの交番停
止に伴い、そのときのカウンタ回路１２１の２ビット出
力Ｂ及びＣは、図５（ｆ）及び（ｇ）に示されるように
「１，１」、すなわちＣＰＵ１０１を示す値「３」に固
定され、それに応じてセレクト回路１２２の出力／Ｓ
１、／Ｓ２、／Ｓ３、及び／Ｓ４も、図５（ｈ）〜
（ｋ）に示されるように、該ＣＰＵ１０１を選択した状
態（信号／Ｓ１のみが論理「Ｌ」レベルに維持された状
態）に固定されるようになる。

【００４１】上述のようにアンド回路１３０は、セレク
ト回路１２２から出力されるこれら信号／Ｓ１、／Ｓ
２、／Ｓ３、及び／Ｓ４の各々と上記ＷＤＴ３から出力
される初期化信号との論理積をとるものであり、これに
よって該アンド回路１３０からは、図５（ｍ）〜（ｐ）
に示されるように、実際に暴走を起こしたＣＰＵ１０１
に対してのみ、上記出力された（オンとなった）初期化
信号が選択的に与えられるようになる。

【００４２】そしてこの場合も、その後、図５（ｌ）に
示されるように初期化信号が解除され、その論理レベル
が論理「Ｈ」レベルに立ち上がると、それに応じてフリ
ップフロップ１１６の出力論理レベルが反転され、その
結果上記信号Ａの論理レベルも図５（ｅ）に示される態
様で反転されて、他のＣＰＵに対する監視が続行される
ようになる。

【００４３】このように、この図４に示した実施例の暴
走監視装置によっても、上記ＣＰＵ１０１〜１０４のう
ち、何れか暴走したＣＰＵに対してのみ選択的に初期化
信号を送ることが可能となる。また、この初期化信号の
解除に基づいて他のＣＰＵに対する監視が直ちに続行さ
れる条件も、先の図１に示した実施例の場合と同様であ
る。

【００４４】なお、これらの実施例では便宜上、マルチ
ＣＰＵシステムとしてその監視対象となるＣＰＵが２つ
である場合、及び４つである場合についてそれぞれその
構成並びに動作を示したが、この発明にかかる暴走監視
装置がこれら２つ或いは４つのＣＰＵからなるマルチＣ
ＰＵシステムへの適用に限られるものでないことは勿論
である。すなわち、上記監視回路及びアンド回路につい
てはそれら監視対象となるＣＰＵの数に応じてフリップ
フロップやアンドゲートの数を増減し、上記識別回路に
ついては、上記監視回路の出力の論理レベル反転タイミ
ングに同期してＣＰＵ数分の計数を繰り返すカウンタ回
路と、このカウンタ回路のその都度の計数値に基づい
て、それらＣＰＵ数分のビット数からなるパラレル信号
の各該当するビットを選択的に否定論理レベルとするセ
レクト回路とをそれぞれ設ければよい。これによって、
その適用の対象とするマルチＣＰＵシステムが如何なる
数のＣＰＵを有して構成されていようとも、それら全て
のＣＰＵを平等に監視することができ且つ、暴走したＣ
ＰＵがあれば、それら暴走したＣＰＵのみを選択的に初
期化することができるようになる。

【００４５】また、上記監視回路にしろ、これが必ずし
もフリップフロップや排他論理和回路を具える構成であ
る必要はなく、各ＣＰＵから出力されるウォッチドッグ
クリア信号及びウォッチドッグ回路（ＷＤＴ）から出力
される初期化信号の何れかの立ち上がりに基づいて論理
レベルが更新される信号を出力する回路でありさえすれ
ばよい。

【００４６】

【発明の効果】以上説明したように、この発明によれ
ば、複数のＣＰＵが如何なる関係にあろうとも、実際に
暴走したＣＰＵのみを選択的に初期化することができる
ようになる。

【００４７】また、たとえ複数のＣＰＵが暴走した場合
でも、それら暴走した複数のＣＰＵのそれぞれに対して
上記選択的な初期化が行われるようにもなる。

【図面の簡単な説明】

【図１】この発明にかかるマルチＣＰＵシステムの暴走
監視装置の一実施例として、監視対象ＣＰＵが２つであ
る場合の構成例を示すブロック図である。

【図２】図１に示される実施例の暴走監視装置の動作例
を示すタイミングチャートである。

【図３】図１に示される実施例の暴走監視装置によって
監視される各ＣＰＵのウォッチドッグクリア信号出力手
順の一例を示すフローチャートである。

【図４】この発明にかかるマルチＣＰＵシステムの暴走
監視装置の他の実施例として、監視対象ＣＰＵが４つで
ある場合の構成例を示すブロック図である。

【図５】図４に示される実施例の暴走監視装置の動作例
を示すタイミングチャートである。

【符号の説明】

１、２、１０１、１０２、１０３、１０４…ＣＰＵ、３
…ＷＤＴ（ウォッチドッグタイマ）、１０、１１０…監
視回路、１１、１２、１４、１１１、１１２、１１３、
１１４、１１６…フリップフロップ、１３、１５、１１
７…排他論理和回路、２０、１２０…識別回路、２１…
インバータ、１２１…カウンタ回路、１２２…セレクト
回路、３０、１３０…アンド回路、３１、３２、１３
１、１３２、１３３、１３４…アンドゲート。

Claims (2)

【特許請求の範囲】
1. 【請求項１】並行して動作する少なくとも２つのＣＰＵ
   からそれぞれ周期的に出力されるウォッチドッグクリア
   信号を共通のウォッチドッグ回路にて監視し、暴走等に
   よりそれらウォッチドッグクリア信号出力の周期性が崩
   れたＣＰＵに対して初期化信号を出力するマルチＣＰＵ
   システムの暴走監視装置であって、 前記各ＣＰＵから出力されるウォッチドッグクリア信号
   の立ち上がりまたは立ち下がり、若しくは前記ウォッチ
   ドッグ回路から出力される初期化信号の初期化状態から
   非初期化状態への切り換わりの何れかに基づいて論理レ
   ベルが更新される信号を出力する監視回路と、 この監視回路の出力に基づき、前記各ＣＰＵのウォッチ
   ドッグクリア信号出力周期にそれぞれ同期してそれらＣ
   ＰＵの別を順次識別するＣＰＵ数分のビット数からなる
   パラレル信号を生成出力する識別回路と、 この識別回路から出力されるパラレル信号の各々と前記
   初期化信号との論理積信号を前記各ＣＰＵの初期化端子
   に入力するアンド回路と、 を具えるマルチＣＰＵシステムの暴走監視装置。
2. 【請求項２】前記監視回路は、 前記各ＣＰＵに対応して設けられ、それら対応するＣＰ
   Ｕから出力されるウォッチドッグクリア信号の立ち上が
   りまたは立ち下がりに基づいて論理レベルが反転する信
   号を出力する複数の第１の論理反転回路と、 これら第１の反転回路の出力を一括受入し、それら出力
   の何れかが論理レベル反転することによって論理レベル
   が反転する信号を出力する第２の論理反転回路と、 前記ウォッチドッグ回路から出力される初期化信号の初
   期化状態から非初期化状態への切り換わりに基づいて論
   理レベルが反転する信号を出力する第３の論理反転回路
   と、 前記第２の論理反転回路の出力と前記第３の論理反転回
   路の出力との排他論理和をとる排他論理和回路と、 を有して構成される請求項１に記載のマルチＣＰＵシス
   テムの暴走監視装置。