JPH0736699A - ファジィ・コンピュータ・システムおよびその動作方法、ファジィ推論回路および方法、ならびにディバイス・ドライバおよびその動作方法 - Google Patents

Abstract

(57)【要約】 【目的】 タイムシェアリング処理によってマルチタス
ク可能なオペレーティング・システムにおいて、ディバ
イス・ドライバと、ファジィ推論回路とによって、高効
率かつ安全な動作を行えるようにする。 【構成】 ファジィ推論回路ディバイス・ドライバから
転送されるファジィ・ルール、メンバーシップ関数およ
び入力データをアプリケーション・プログラム毎に入力
ＲＡＭ22に格納する。ファジィ演算回路25は、入力ＲＡ
Ｍ22に格納されたアプリケーション・プログラム１の入
力データについて、入力ＲＡＭ22に格納されたアプリケ
ーション・プログラム１のファジィ・ルールおよびメン
バーシップ関数したがってファジィ推論処理を行い、そ
の推論結果をアプリケーション・プログラム毎に出力Ｒ
ＡＭ23に格納する。ファジィ推論回路ディバイス・ドラ
イバは、ファジィ推論処理が終了すると、アプリケーシ
ョン・プログラム１の推論結果を出力ＲＡＭ23から読出
す。

Description

【発明の詳細な説明】

【０００１】

【技術分野】この発明は、ファジィ・コンピュータ・シ
ステムおよびその動作方法、ファジィ推論回路および方
法、ならびにディバイス・ドライバおよびその動作方法
に関する。

【０００２】

【従来技術とその問題点】ファジィ・コンピュータ・シ
ステムはコンピュータ・システムの中にファジィ推論回
路を組み込んだものである。このファジィ推論回路は、
ファジィ推論処理に用いられるファジィ・ルール、メン
バーシップ関数等の情報が格納されるディジタル・メモ
リを備えている。従来のファジィ推論回路は、単一のア
プリケーション・プログラムによる利用を前提とするも
のである。

【０００３】最近のコンピュータ・システムは、タイム
シェアリング処理によって複数のアプリケーション・プ
ログラムを制御するようなマルチタスクが可能なオペレ
ーティング・システムを備えている。このようなマルチ
タスク可能なコンピュータ・システムにファジィ推論回
路を組み込んだ場合、ファジィ推論回路は複数のアプリ
ケーション・プログラムからの要求に答えるように動作
することが要請される。複数のアプリケーション・プロ
グラムからの要求に応じて、ファジィ・ルール、メンバ
ーシップ関数等の情報をその都度変更しなければならな
い。ファジィ推論の処理時間に対してファジィ推論処理
に用いられるファジィ・ルール、メンバーシップ関数等
の情報を変更する処理時間が長いため非常に効率が悪
い。

【０００４】また、一のアプリケーション・プログラム
がファジィ・ルール、メンバーシップ関数、入力データ
等の情報をファジィ推論回路のメモリに設定し、ファジ
ィ推論回路が設定された情報にしたがってファジィ推論
処理を実行している間に、他のアプリケーション・プロ
グラムからのファジィ推論処理要求があったときに、フ
ァジィ推論回路に既に設定された情報が、他のアプリケ
ーション・プログラムによって書換えられるという問題
点があった。これは、複数のアプリケーション・プログ
ラムの排他制御機能が従来のファジィ・コンピュータ・
システムにはなかったためである。

【０００５】

【発明の開示】この発明は、タイムシェアリング処理に
よってマルチタスク可能なオペレーティング・システム
を備えたファジィ・コンピュータ・システムにおいて、
ファジィ・ルール，メンバーシップ関数，入力データ，
出力データ等の情報を高速に転送することができ、しか
も排他制御を行うことができるディバイス・ドライバお
よびその動作方法を提供するものである。この発明はま
た、ファジィ・ルール、メンバーシップ関数、入力デー
タおよび出力データ等の情報の入出力速度が高速化され
たファジィ推論回路および方法を提供するものである。
この発明はさらに、上記ディバイス・ドライバとファジ
ィ推論回路とを含む高効率かつ安全なファジィ・コンピ
ュータ・システムおよびその動作方法を提供することを
目的としている。

【０００６】この発明によるファジィ・コンピュータ・
システムは、タイムシェアリング処理によって複数のア
プリケーション・プログラムのマルチタスク処理が可能
なオペレーティング・システムを有するコンピュータ・
システムにおいて、ファジィ推論処理を行うファジィ推
論回路と、上記オペレーティング・システムに設けられ
かつ上記ファジィ推論回路の制御を行うファジィ推論回
路ディバイス・ドライバとを備えている。

【０００７】上記ファジィ推論回路は、アプリケーショ
ン・プログラム毎にファジィ・ルール、メンバーシップ
関数および入力データを格納する入力メモリ、所与の相
対アドレスを入力ポインタの内容に基づいて絶対アドレ
スに変換して上記入力メモリに与えるアドレス制御回
路、一のアプリケーション・プログラムの入力データを
格納する入力レジスタと、上記一のアプリケーション・
プログラムの推論結果を格納する出力レジスタとを備
え、上記アドレス制御回路に相対アドレスを与えて上記
入力メモリに格納された上記一のアプリケーション・プ
ログラムのファジィ・ルールおよびメンバーシップ関数
を読出し、読出した上記一のアプリケーション・プログ
ラムのファジィ・ルールおよびメンバーシップ関数にし
たがって、上記入力レジスタに格納された上記一のアプ
リケーション・プログラムの入力データに関するファジ
ィ推論処理を行い、ファジィ推論処理によって得られた
上記一のアプリケーション・プログラムの推論結果を上
記出力レジスタに格納するファジィ演算回路、アプリケ
ーション・プログラム毎に上記ファジィ演算回路のファ
ジィ推論処理によって得られた推論結果を格納する出力
メモリ、ならびに上記入力メモリに格納されたアプリケ
ーション・プログラム毎のファジィ・ルール、メンバー
シップ関数および入力データの最終データの絶対アドレ
スを示す入力ポインタと、上記出力メモリに格納された
アプリケーション・プログラム毎の推論結果の最終デー
タの絶対アドレスを示す出力ポインタとを格納するバッ
ファを備え、上記ファジィ推論回路ディバイス・ドライ
バから一のアプリケーション・プログラムの開始信号を
受信すると、上記一のアプリケーション・プログラムの
入力データを上記入力メモリから上記入力レジスタに転
送し、上記入力ポインタの内容を上記アドレス制御回路
に与え、上記一のアプリケーション・プログラムのファ
ジィ推論処理を上記ファジィ演算回路に開始させ、上記
ファジィ演算回路におけるファジィ推論処理が終了する
と、上記一のアプリケーション・プログラムの推論結果
を上記出力レジスタから上記出力メモリに転送し、転送
した上記一のアプリケーション・プログラムの推論結果
の最終データの絶対アドレスを上記出力ポインタに格納
し、上記ファジィ推論回路ディバイス・ドライバに上記
一のアプリケーション・プログラムの終了信号を送信す
る逐次処理制御回路を備えていることを特徴とする。

【０００８】上記ファジィ推論回路ディバイス・ドライ
バは、一のアプリケーション・プログラムからシステム
・コールが発生したときに、そのアプリケーション・プ
ログラムのファジィ・ルール、メンバーシップ関数およ
び入力データを上記入力メモリに転送し、転送した上記
一のアプリケーション・プログラムのファジィ・ルー
ル、メンバーシップ関数および入力データの最終データ
の絶対アドレスを上記入力ポインタに格納し、上記一の
アプリケーション・プログラムのファジィ推論処理を開
始させる開始信号を上記逐次処理制御回路に送信し、上
記逐次処理制御回路から上記一のアプリケーション・プ
ログラムの終了信号を受信すると、上記一のアプリケー
ション・プログラムの推論結果を上記出力メモリから読
出すものであることを特徴とする。

【０００９】この発明によるファジィ・コンピュータ・
システムの動作方法は、タイムシェアリング処理によっ
て複数のアプリケーション・プログラムをマルチタスク
処理が可能なオペレーティング・システムを有するコン
ピュータ・システムにおいて、上記コンピュータ・シス
テムにファジィ推論処理を行うファジィ推論回路を設
け、上記オペレーティング・システムに上記ファジィ推
論回路の制御を行うファジィ推論回路ディバイス・ドラ
イバを設け、上記ファジィ推論回路は、アプリケーショ
ン・プログラム毎にファジィ・ルール、メンバーシップ
関数および入力データを入力メモリに格納し、上記ファ
ジィ推論回路ディバイス・ドライバから上記一のアプリ
ケーション・プログラムの開始信号を受信すると、上記
一のアプリケーション・プログラムの入力データを上記
入力メモリから入力レジスタに転送し、相対アドレスを
入力ポインタの内容に基づいて絶対アドレスに変換して
上記入力メモリに与えて上記入力メモリに格納された上
記一のアプリケーション・プログラムのファジィ・ルー
ルおよびメンバーシップ関数を読出し、読出した上記一
のアプリケーション・プログラムのファジィ・ルールお
よびメンバーシップ関数にしたがって、上記入力レジス
タに転送された上記一のアプリケーション・プログラム
の入力データに関するファジィ推論処理を行い、ファジ
ィ推論処理によって得られた上記一のアプリケーション
・プログラムの推論結果を上記出力レジスタに格納し、
上記一のアプリケーション・プログラムの推論結果を上
記出力レジスタから上記出力メモリに転送し、転送した
上記一のアプリケーション・プログラムの推論結果の最
終データの絶対アドレスを出力ポインタに格納し、上記
ファジィ推論回路ディバイス・ドライバに上記一のアプ
リケーション・プログラムの終了信号を送信し、アプリ
ケーション・プログラム毎に上記ファジィ推論処理によ
って得られた推論結果を出力メモリに格納し、上記ファ
ジィ推論回路ディバイス・ドライバは、一のアプリケー
ション・プログラムからシステム・コールが発生したと
きに、そのアプリケーション・プログラムのファジィ・
ルール、メンバーシップ関数および入力データを上記入
力メモリに転送し、転送した上記一のアプリケーション
・プログラムのファジィ・ルール、メンバーシップ関数
および入力データの最終データの絶対アドレスを上記入
力ポインタに格納し、上記一のアプリケーション・プロ
グラムのファジィ推論処理を開始させる開始信号をファ
ジィ推論回路に送信し、ファジィ推論回路から上記一の
アプリケーション・プログラムの終了信号を受信する
と、上記一のアプリケーション・プログラムの推論結果
を上記出力メモリから読出すものである。

【００１０】上記ファジィ推論回路ディバイス・ドライ
バは、好ましくは一のアプリケーション・プログラムの
システム・コールに関する処理を行っているときに、他
のアプリケーション・プログラムからのシステム・コー
ルが発生したときに、上記一のアプリケーション・プロ
グラムに関する処理が終了したのちに上記他のアプリケ
ーション・プログラムに関する処理を行う。

【００１１】上記入力メモリは、好ましくはデータを同
時に読書き可能な２ポートＲＡＭである。

【００１２】上記出力メモリは、好ましくはデータを同
時に読書き可能な２ポートＲＡＭである。

【００１３】この発明によると、一のアプリケーション
・プログラムのファジィ・ルール、メンバーシップ関数
および入力データがファジィ推論回路ディバイス・ドラ
イバによって入力メモリに転送される。アプリケーショ
ン・プログラム毎に転送されたファジィ・ルール、メン
バーシップ関数および入力データが入力メモリに格納さ
れる。入力メモリに転送されたファジィ・ルール、メン
バーシップ関数および入力データの最終データの絶対ア
ドレスが入力ポインタに格納される。一のアプリケーシ
ョン・プログラムの開始信号がファジィ推論回路ディバ
イス・ドライバから送信されると、ファジィ推論回路
は、一のアプリケーション・プログラムに関するファジ
ィ推論処理を開始する。一のアプリケーション・プログ
ラムの入力データが入力メモリから入力レジスタに転送
され、相対アドレスを入力ポインタの内容に基づいて絶
対アドレスに変換されて入力メモリに与えられ、一のア
プリケーション・プログラムのファジィ・ルールおよび
メンバーシップ関数が読出され、読出されたファジィ・
ルールおよびメンバーシップ関数にしたがって入力レジ
スタに転送された入力データのファジィ推論処理が行わ
れる。推論結果は出力レジスタに格納される。出力レジ
スタに格納された推論結果は、出力メモリに転送さる。
推論結果の最終データの絶対アドレスが出力ポインタ格
納され、終了信号がファジィ推論回路ディバイス・ドラ
イバに送信される。ファジィ推論ディバイス・ドライバ
は終了信号を受信すると、一のアプリケーション・プロ
グラムの推論結果が出力メモリから読出される。

【００１４】したがって、入力メモリおよび出力メモリ
にはアプリケーション・プログラム毎に複数の情報を格
納でき、かつ入力メモリおよび出力メモリはディバイス
・ドライバとファジィ演算回路が同時に読書きができ
る。これにより、ファジィ演算回路がファジィ推論処理
を行っている間に、ディバイス・ドライバは、ファジィ
・ルール、メンバーシップ関数および入力データの入力
メモリへの書込みができるとともに出力メモリから推論
結果の読出しができるので、データ転送の効率を向上さ
せることができる。

【００１５】また、ファジィ推論回路ディバイス・ドラ
イバによって複数のアプリケーション・プログラムの排
他制御行われるので安全である。したがって、ファジィ
・コンピュータ・システムは、高効率かつ安全なファジ
ィ推論処理を行うことができる。

【００１６】この発明は、ファジィ推論回路および方法
を提供している。

【００１７】この発明によるファジィ推論回路は、アプ
リケーション・プログラム毎にファジィ・ルール、メン
バーシップ関数および入力データを格納する入力メモ
リ、所与の相対アドレスを入力ポインタの内容に基づい
て絶対アドレスに変換して上記入力メモリに与えるアド
レス制御回路、一のアプリケーション・プログラムの入
力データを格納する入力レジスタと、上記一のアプリケ
ーション・プログラムの推論結果を格納する出力レジス
タとを備え、上記アドレス制御回路に相対アドレスを与
えて上記入力メモリに格納された上記一のアプリケーシ
ョン・プログラムのファジィ・ルールおよびメンバーシ
ップ関数を読出し、読出した上記一のアプリケーション
・プログラムのファジィ・ルールおよびメンバーシップ
関数にしたがって、上記入力レジスタに格納された上記
一のアプリケーション・プログラムの入力データに関す
るファジィ推論処理を行い、ファジィ推論処理によって
得られた上記一のアプリケーション・プログラムの推論
結果を上記出力レジスタに格納するファジィ演算回路、
アプリケーション・プログラム毎に上記ファジィ演算回
路のファジィ推論処理によって得られた推論結果を格納
する出力メモリ、ならびに上記入力メモリに格納された
アプリケーション・プログラム毎のファジィ・ルール、
メンバーシップ関数および入力データの最終データの絶
対アドレスを示す入力ポインタと、上記出力メモリに格
納されたアプリケーション・プログラム毎の推論結果の
最終データの絶対アドレスを示す出力ポインタとを格納
するバッファを備え、上記一のアプリケーション・プロ
グラムの入力データを上記入力メモリから上記入力レジ
スタに転送し、上記入力ポインタの内容を上記アドレス
制御回路に与え、上記一のアプリケーション・プログラ
ムのファジィ推論処理を上記ファジィ演算回路に開始さ
せ、上記ファジィ演算回路におけるファジィ推論処理が
終了すると、上記一のアプリケーション・プログラムの
推論結果を上記出力レジスタから上記出力メモリに転送
し、転送した上記一のアプリケーション・プログラムの
推論結果の最終データの絶対アドレスを上記出力ポイン
タに格納する逐次処理制御回路を備えている。

【００１８】この発明によるファジィ推論方法は、アプ
リケーション・プログラム毎にファジィ・ルール、メン
バーシップ関数および入力データを入力メモリに格納し
ておき、一のアプリケーション・プログラムの入力デー
タを上記入力メモリから入力レジスタに転送し、相対ア
ドレスを入力ポインタの内容に基づいて絶対アドレスに
変換して上記入力メモリに与えて上記入力メモリに格納
された上記一のアプリケーション・プログラムのファジ
ィ・ルールおよびメンバーシップ関数を読出し、読出し
た上記一のアプリケーション・プログラムのファジィ・
ルールおよびメンバーシップ関数にしたがって、上記入
力レジスタに転送された上記一のアプリケーション・プ
ログラムの入力データに関するファジィ推論処理を行
い、ファジィ推論処理によって得られた上記一のアプリ
ケーション・プログラムの推論結果を上記出力レジスタ
に格納し、上記一のアプリケーション・プログラムの推
論結果を上記出力レジスタから上記出力メモリに転送
し、転送した上記一のアプリケーション・プログラムの
推論結果の最終データの絶対アドレスを出力ポインタに
格納し、アプリケーション・プログラム毎に上記ファジ
ィ推論処理によって得られた推論結果を出力メモリに格
納するものである。

【００１９】したがって、入力メモリおよび出力メモリ
にはアプリケーション・プログラム毎に複数の情報を格
納でき、それらのアプリケーション・プログラムに関す
るファジィ推論処理を行うことができるので、マルチタ
スクのコンピュータ・システムに利用できる。

【００２０】この発明は、ディバイス・ドライバおよび
その動作方法を提供している。

【００２１】この発明によるディバイス・ドライバは、
タイムシェアリング処理によって複数のアプリケーショ
ン・プログラムのマルチタスク処理が可能なオペレーテ
ィング・システムとファジィ推論処理を行うファジィ推
論回路とを有するコンピュータ・システムにおいて、上
記オペレーティング・システムに設けられかつ上記ファ
ジィ推論回路の制御を行うディバイス・ドライバであ
り、一のアプリケーション・プログラムからシステム・
コールが発生したときに、そのアプリケーション・プロ
グラムのファジィ・ルール、メンバーシップ関数および
入力データを上記ファジィ推論回路に転送し、上記一の
アプリケーション・プログラムのファジィ推論処理を上
記ファジィ推論回路に開始させ、上記ファジィ推論回路
が上記一のアプリケーション・プログラムに関するファ
ジィ推論処理を終了すると、上記一のアプリケーション
・プログラムの推論結果を上記ファジィ推論回路から読
出すものである。

【００２２】この発明によるディバイス・ドライバの動
作方法は、タイムシェアリング処理によって複数のアプ
リケーション・プログラムのマルチタスク処理が可能な
オペレーティング・システムとファジィ推論処理を行う
ファジィ推論回路とを有するコンピュータ・システムに
おいて、上記オペレーティング・システムに設けられか
つ上記ファジィ推論回路の制御を行うディバイス・ドラ
イバの動作方法であり、一のアプリケーション・プログ
ラムからシステム・コールが発生したときに、そのアプ
リケーション・プログラムのファジィ・ルール、メンバ
ーシップ関数および入力データを上記ファジィ推論回路
に転送し、上記一のアプリケーション・プログラムのフ
ァジィ推論処理を上記ファジィ推論回路に開始させ、上
記ファジィ推論回路が上記一のアプリケーション・プロ
グラムを終了すると、上記一のアプリケーション・プロ
グラムの推論結果を上記ファジィ推論回路から読出すも
のである。

【００２３】この発明は、好ましくは一のアプリケーシ
ョン・プログラムのシステム・コールに関する処理を行
っているときに、他のアプリケーション・プログラムか
らのシステム・コールが発生したときに、上記一のアプ
リケーション・プログラムに関する処理が終了したのち
に上記他のアプリケーション・プログラムに関する処理
を行うものである。

【００２４】したがって、ディバイス・ドライバによっ
て複数のアプリケーション・プログラムの排他制御行わ
れるので安全である。また、ファジィ推論回路を有する
コンピュータ・システムは、高効率かつ安全なファジィ
推論処理を行うことができる。

【００２５】

【実施例の説明】図１は、ファジィ・コンピュータ・シ
ステムの全体的構成を示すブロック図である。

【００２６】このファジィ・コンピュータ・システム
は、ＣＰＵ11，ＲＡＭ12，周辺回路13およびファジィ推
論回路20からなる。このファジィ・コンピュータ・シス
テムは、タイムシェアリング処理によってマルチタスク
可能なオペレーティング・システムを備えており、この
オペレーティング・システムによって複数のアプリケー
ション・プログラムを同時に実行することができる。Ｃ
ＰＵ11は、複数個のＣＰＵからなるもの、すなわちマル
チＣＰＵでもよい。この場合には、オペレーティング・
システムは、マルチＣＰＵに対応するものとなる。

【００２７】ＣＰＵ11は、ファジィ・コンピュータ・シ
ステムにおける統括的な処理を行う。その詳細について
は後述する。

【００２８】ＲＡＭ12には、ＣＰＵ11の処理に用いられ
るオペレーティング・システム，複数種類のアプリケー
ション・プログラム，データ等の情報が格納される。

【００２９】周辺回路13は、キーボード，表示装置，ハ
ードディスク等を含む。

【００３０】ファジィ推論回路20は、ファジィ推論処理
を行う専用のハードウェアであり、逐次処理制御回路2
1，入力ＲＡＭ22，出力ＲＡＭ23，アドレス制御回路24
およびファジィ演算回路25から構成される。

【００３１】入力ＲＡＭ22は、ファジィ推論処理を行う
ために必要なファジィ・ルール、メンバーシップ関数、
入力データ等の情報（以下、これらを総称して「知識デ
ータ」という）を、アプリケーション・プログラム毎に
格納するためのメモリである。これらの知識データはＦ
ＩＦＯ（First In First Out）のリング・バッファ形式
で格納される。またこの入力ＲＡＭ22は、データの書込
みと読出しが同時に可能な２ポートＲＡＭである。

【００３２】出力ＲＡＭ23は、ファジィ推論処理の演算
結果（出力データ）を格納するためのメモリであり、こ
れも２ポートＲＡＭにより構成される。出力データもま
たＦＩＦＯのリング・バッファ形式で格納される。

【００３３】逐次処理制御回路21は、ファジィ推論回路
20における総括的な制御を行うものである。逐次処理制
御回路21はバッファを備え、このバッファには複数のア
プリケーション・プログラムのそれぞれについて、入力
ＲＡＭ22に格納される知識データにおける最終データの
ポインタ（入力ＲＡＭ22の絶対アドレス）、および出力
ＲＡＭ23に格納される出力データにおける最終データの
ポインタ（出力ＲＡＭ23の絶対アドレス）がそれぞれ格
納される。逐次処理制御回路21は、ファジィ推論処理を
行うアプリケーション・プログラムの入力ＲＡＭ22のポ
インタをアドレス制御回路24に設定すること，知識デー
タを入力ＲＡＭ22からファジィ演算回路25に受渡すこ
と，推論結果をファジィ演算回路25から出力ＲＡＭ23に
受渡すこと，等も行う。

【００３４】アドレス制御回路24は、後述するファジィ
推論回路25から与えられる相対アドレスを、逐次処理制
御回路21から与えられる入力ＲＡＭ22のポインタを用い
て、絶対アドレスに変換し、この絶対アドレスを入力Ｒ
ＡＭ22に与えるものである。

【００３５】ファジィ演算回路25は、ファジィ・ルール
およびメンバーシップ関数にしたがって、入力データに
ついてのファジィ推論を行うものである。このファジィ
演算回路25は、入力データを格納する入力レジスタ、出
力データを格納する出力レジスタを内部に備えている。

【００３６】図２は、ファジィ・コンピュータ・システ
ム上で動作する複数のアプリケーション・プログラム
と、オペレーティング・システムと、ファジィ・コンピ
ュータ・システムのハードウェア（ファジィ推論回路を
含む）との関係を示す。

【００３７】オペレーティング・システムは、上述のよ
うに、タイムシェアリング処理によってマルチタスク可
能であるので、複数のアプリケーション・プログラムが
同時に実行させるように制御することができる。

【００３８】オペレーティング・システムは、複数のハ
ードウェアをそれぞれ制御するための複数のディバイス
・ドライバ（プログラム）を備えている。ディバイス・
ドライバは、オペレーティング・システム（カーネル）
の一部であり、たとえば周辺回路13，ファジィ推論回路
20等のファジィ・コンピュータ・システムに接続された
ハードウェア毎に存在する。周辺回路13を制御するため
のディバイス・ドライバは周辺回路ディバイス・ドライ
バであり、ファジィ推論回路20を制御するディバイス・
ドライバはファジィ推論回路ディバイス・ドライバであ
る。

【００３９】また、このファジィ・コンピュータ・シス
テムに新たなハードウェアを接続する場合には、新たに
接続したハードウェアを制御するためのディバイス・ド
ライバを利用者が作成し、作成したディバイス・ドライ
バをオペレーティング・システムに設定することができ
る。さらに、既存のディバイス・ドライバの一部を利用
者が修正もしくは変更することもできるし、既存のディ
バイス・ドライバを、利用者が作成したディバイス・ド
ライバに置換することもできる。

【００４０】アプリケーション・プログラムはハードウ
ェアを利用して処理を実行するには、（たとえば、ファ
ジィ推論回路20を利用してファジィ推論処理を行うに
は）必ずオペレーティング・システムを介さなければな
らない。したがって、アプリケーション・プログラムが
ファジィ推論回路20を利用してファジィ推論処理を行う
ときは、オペレーティング・システムに対して、ファジ
ィ推論回路20にファジィ推論処理を依頼するシステム・
コールが、そのアプリケーション・プログラムから発生
し、これをオペレーティング・システムに与える。この
システム・コールが発生すると、オペレーティング・シ
ステムは、依頼されたファジィ推論処理をファジィ推論
回路20に行わせる。

【００４１】２つのアプリケーション・プログラム１お
よび２が、ファジィ推論回路20にファジィ推論処理を依
頼する場合について説明する。オペレーティング・シス
テムの処理手順ついては、アプリケーション・プログラ
ム１，２とファジィ推論回路20に関する処理についての
み言及する。

【００４２】図３〜５は、アプリケーション・プログラ
ム１および２，オペレーティング・システム，逐次処理
制御回路21ならびにファジィ演算回路25の処理手順を示
すフロー・チャートである。

【００４３】アプリケーション・プログラム１はファジ
ィ推論が必要になったとき、上述のように、オペレーテ
ィング・システムに対して、ファジィ推論回路20にファ
ジィ推論処理を依頼するシステム・コールが発生する
（図３；ステップ30）。

【００４４】オペレーティング・システムはタイムシェ
アリング処理によって複数のアプリケーション・プログ
ラムを制御しているので、アプリケーション・プログラ
ム１からシステム・コールが発生したときにアプリケー
ション・プログラム１に関する処理を行っているとは限
らない。システム・コールが発生したときにオペレーテ
ィング・システムがアプリケーション・プログラム１に
関する処理を行っていれば、そのアプリケーション・プ
ログラム１からのシステム・コールを受取る。オペレー
ティング・システムがアプリケーション・プログラム１
の処理を行っていない場合には、アプリケーション・プ
ログラム１の処理に移ったときにそのシステム・コール
を受取る（図３；ステップ40）。

【００４５】オペレーティング・システムは、アプリケ
ーション・プログラム１のシステム・コールを受け取る
と、アプリケーション・プログラム１のためのファジィ
推論処理に必要な知識データを、アプリケーション・プ
ログラム１が指示したＲＡＭ12のメモリ・エリアからオ
ペレーティング・システムのファジィ推論回路ディバイ
ス・ドライバのバッハァに転送する（図３；ステップ4
1）。

【００４６】オペレーティング・システムは、ファジィ
推論回路ディバイス・ドライバのバッファに転送された
知識データについてスケジューリングを行う（図３；ス
テップ42）。同一のアプリケーション・プログラムから
複数回システム・コールが発生した場合に、２回目以降
のシステム・コールにおける知識データはファジィ・ル
ール，メンバーシップ関数が同一で入力データのみが異
なる場合が多い。このような場合にファジィ・ルール，
メンバーシップ関数は初回のシステム・コールで既にフ
ァジィ推論回路20に転送されているので、入力データの
みを転送してファジィ推論回路20に転送する知識データ
のデータ量を縮小することによってデータ転送効率の向
上を目指す。また、ファジィ・ルール，メンバーシップ
関数は共通なものが多いので、冗長なファジィ・ルー
ル，メンバーシップ関数をまとめるとともにその一部の
順番を入換えて知識データのデータ量を縮小することに
よって効率の向上を目指す。このような処理をスケジュ
ーリングという。

【００４７】オペレーティング・システムは、スケジュ
ーリングが済んだ知識データを、ファジィ推論回路20の
入力ＲＡＭ22に転送できるかどうかを逐次処理制御回路
21に問合わせる（図３；ステップ43）。逐次処理制御回
路21は、逐次処理制御回路21のバッファにある入力ＲＡ
Ｍ22のポインタの内容（入力ＲＡＭ22には絶対アドレス
の順に知識データが格納されているので、ポインタに
は、知識データが格納されている場合の最終アドレスが
設定されている）（図６(A) のadd1）を参照して入力Ｒ
ＡＭ22の空記憶領域の量に基づいてアプリケーション・
プログラム１の知識データを入力ＲＡＭ22に転送できる
かどうかを判定し、その判定結果をオペレーティング・
システムに返信する。

【００４８】オペレーティング・システムは、知識デー
タを入力ＲＡＭ22に転送可能であれば（ステップ43でＹ
ＥＳ）、アプリケーション・プログラム１の知識データ
をファジィ推論回路ディバイス・ドライバのバッファか
らファジィ推論回路20の入力ＲＡＭ22に転送する（図
３；ステップ44）。入力ＲＡＭ22が満杯になった場合に
は、知識データが転送を途中で打切られる。図６(A)
に、入力ＲＡＭ22の記憶内容の一例が示されている。

【００４９】オペレーティング・システムは、入力ＲＡ
Ｍ22に転送したアプリケーション・プログラム１に関す
る知識データの最終データが格納されている入力ＲＡＭ
22の最終アドレス（図６(A) のadd2）ポインタ（絶対ア
ドレス）を、逐次処理制御回路21のバッファのポインタ
に設定する。

【００５０】その後、オペレーティング・システムは、
アプリケーション・プログラム１のファジィ推論処理を
開始させるためのファジィ推論処理開始信号を逐次処理
制御回路21に送信する（図４；ステップ45）。逐次処理
制御回路21は、ファジィ推論処理開始信号が受信すると
（図４；ステップ50）、そのファジィ推論処理開始信号
に応答してアプリケーション・プログラム１のためのフ
ァジィ推論処理を開始させるための準備処理を行う（図
４；ステップ51〜53；詳細は後述する）。

【００５１】オペレーティング・システムは、アプリケ
ーション・プログラム１についてステップ40〜45の一連
の処理を終えたとき、他から処理依頼が発生していれば
その処理依頼を処理する。

【００５２】たとえば、オペレーティング・システムが
アプリケーション・プログラム１についてステップ40〜
45の処理を行っている間に、アプリケーション・プログ
ラム２からファジィ推論回路20にファジィ推論処理を依
頼するシステム・コールが発生した場合には（図４；ス
テップ31）、アプリケーション・プログラム１からのシ
ステム・コールについての処理を終えた後に、オペレー
ティング・システムはアプリケーション・プログラム２
の処理に移り、アプリケーション・プログラム１からの
システム・コールの場合と同様にステップ40〜45の処理
を行う。また、ファジィ推論回路20から割込みが発生し
ていると、ステップ47に進むことになる。

【００５３】ステップ44において、アプリケーション・
プログラム２の知識データがファジィ推論回路ディバイ
ス・ドライバのバッファから入力ＲＡＭ22に転送される
とき、たとえ、ファジィ推論回路20でアプリケーション
・プログラム１についてのファジィ推論処理が行われて
いたときも、入力ＲＡＭ22が２ポートＲＡＭであるの
で、アプリケーション・プログラム２の知識データの入
力ＲＡＭ22への転送が可能である。

【００５４】ステップ45において、アプリケーション・
プログラム２についてのファジィ推論処理開始信号がオ
ペレーティング・システムから逐次処理制御回路21に送
信されたとき、逐次処理制御回路21がアプリケーション
・プログラム１についてのファジィ推論処理のための準
備処理を行っている場合には、逐次処理制御回路21はア
プリケーション・プログラム１のファジィ推論処理にた
めの準備処理を終了した後に、アプリケーション・プロ
グラム２についてのファジィ推論処理にための準備処理
を開始する。

【００５５】逐次処理制御回路21は、入力ＲＡＭ22に転
送されたアプリケーション・プログラム１に関する入力
データを読出し、ファジィ演算回路25の入力レジスタに
設定する（図４；ステップ51）。

【００５６】逐次処理制御回路21は、アプリケーション
・プログラム１についての知識データが転送される直前
の入力ＲＡＭ22のポインタ（逐次処理制御回路21のバッ
ファににある）の内容（図６(A) のadd2）をアドレス制
御回路24に与える。アドレス制御回路24は、逐次処理制
御回路21から与えられたアドレスadd2を用いて、ファジ
ィ演算回路25から与えられる相対アドレスを、入力ＲＡ
Ｍ22の絶対アドレスに変換して入力ＲＡＭ22に与える
（図４；ステップ52）。これによって、ファジィ推論回
路25は、知識データの格納順番を表す相対アドレスを用
いて、ファジィ推論処理に必要なファジィ・ルール，メ
ンバーシップ関数を、入力ＲＡＭ22にアクセスして読出
すことができる。

【００５７】逐次処理制御回路21は、ファジィ演算回路
25にファジィ演算開始信号を送信する（図４；ステップ
53）。

【００５８】逐次処理制御回路21からファジィ演算開始
信号を受信すると（ステップ60）、ファジィ演算回路25
は、上述した相対アドレスを用いて入力ＲＡＭ22にアク
セスしてファジィ・ルール，メンバーシップ関数を読出
し、読出したファジィ・ルール，メンバーシップ関数に
したがって、入力レジスタに設定された入力データにつ
いて、ファジィ推論を行う（図４；ステップ61）。ファ
ジィ演算回路25におけるファジィ推論が終了すると、推
論結果は、出力レジスタに記憶される。その後、ファジ
ィ演算回路25は、ファジィ演算終了信号を逐次処理回路
21に送信する（図４；ステップ62）。

【００５９】逐次処理制御回路21は、ファジィ演算終了
信号を受信すると（図４；ステップ54）、ファジィ演算
回路25の出力レジスタに設定されているアプリケーショ
ン・プログラム１に関する推論結果を読出し、読出した
推論結果を出力ＲＡＭ23に転送する（図４；ステップ5
5）。このとき、逐次処理制御回路21は、逐次処理制御
回路21のバッファにある出力ＲＡＭ23のポインタの内容
（図６(B) のADD1）を参照して、推論結果を転送すべき
出力ＲＡＭ23のアドレス（ADD1）を決定する。アプリケ
ーション・プログラム１に関する推論結果を出力ＲＡＭ
23に転送すると、出力ＲＡＭ23にこの結果を格納した記
憶場所の最終アドレス（図６(B) のADD2）を、逐次処理
制御回路21のバッファのポインタに設定する。

【００６０】このようにしてファジィ推論処理（推論結
果の出力ＲＡＭ23への格納まで）が終了すると、逐次処
理制御回路21からオペレーティング・システムに対して
割込みが発生する（図４；ステップ56）。また、出力Ｒ
ＡＭ23が満杯になったときにも、逐次処理制御回路21か
らオペレーティング・システムに対して割込みが発生す
る。

【００６１】オペレーティング・システムは、ファジィ
推論回路20の逐次処理制御回路21から割込みを受取ると
（図５；ステップ47）、オペレーティング・システムが
現在行っている処理を終えた後、その割込みに対応する
処理を行う。すなわち、アプリケーション・プログラム
１に関する推論結果をファジィ推論回路20の出力ＲＡＭ
23から読出し、ファジィ推論回路ディバイス・ドライバ
のバッファに転送する（図５；ステップ48）。その後、
オペレーティング・システムは、アプリケーション・プ
ログラム１の推論結果を、ファジィ推論回路ディバイス
・ドライバのバッファからアプリケーション・プログラ
ム１に渡す（図５；ステップ49）。

【００６２】ステップ48において、ファジィ推論回路20
がアプリケーション・プログラム２についてのファジィ
推論処理を行っている場合でも、出力ＲＡＭ23は２ポー
トＲＡＭであるので、オペレーティング・システムは、
アプリケーション・プログラム２の推論結果を出力ＲＡ
Ｍ23から読出ことができる。

【００６３】アプリケーション・プログラム１は、ファ
ジィ推論回路ディバイス・ドライバのバッファから推論
結果を受取ると、その推論結果を用いて処理を再開する
（図５；ステップ32）。

【００６４】アプリケーション・プログラム２について
もアプリケーション・プログラム１と同様にステップ50
〜53，60〜62，54〜56および47〜49の処理が行われ、ア
プリケーション・プログラム２の推論結果がアプリケー
ション・プログラム２に返送されると、アプリケーショ
ン・プログラム２はその推論結果を用いて処理を再開す
る（図５；ステップ33）。

【００６５】以上のようにして、アプリケーション・プ
ログラム１および２に関するファジィ推論を、ファジィ
推論回路20によって効率的に行うことができる。

【図面の簡単な説明】

【図１】全体的構成を示す機能ブロック図である。

【図２】ファジィ・コンピュータ・システム上で動作す
る複数のアプリケーション・プログラムと、オペレーテ
ィング・システムと、ファジィ・コンピュータ・システ
ムのハードウェア（ファジィ推論回路を含む）との関係
を示す。

【図３】アプリケーション・プログラム１および２，オ
ペレーティング・システム，逐次処理制御回路ならびに
ファジィ演算回路の処理手順を示すフロー・チャートで
ある。

【図４】アプリケーション・プログラム１および２，オ
ペレーティング・システム，逐次処理制御回路ならびに
ファジィ演算回路の処理手順を示すフロー・チャートで
ある。

【図５】アプリケーション・プログラム１および２，オ
ペレーティング・システム，逐次処理制御回路ならびに
ファジィ演算回路の処理手順を示すフロー・チャートで
ある。

【図６】(A) は入力ＲＡＭの記憶内容の一例を示し、
(B) は出力ＲＡＭの記憶内容の一例を示す。

【符号の説明】

11 ＣＰＵ 12 ＲＡＭ 13 周辺回路 20 ファジィ推論回路 21 逐次処理制御回路 22 入力ＲＡＭ 23 出力ＲＡＭ 24 アドレス制御回路 25 ファジィ演算回路

Claims (12)

【特許請求の範囲】
1. 【請求項１】 タイムシェアリング処理によって複数の
   アプリケーション・プログラムのマルチタスク処理が可
   能なオペレーティング・システムを有するコンピュータ
   ・システムにおいて、 ファジィ推論処理を行うファジィ推論回路と、上記オペ
   レーティング・システムに設けられかつ上記ファジィ推
   論回路の制御を行うファジィ推論回路ディバイス・ドラ
   イバとを備え、 上記ファジィ推論回路が、 アプリケーション・プログラム毎にファジィ・ルール、
   メンバーシップ関数および入力データを格納する入力メ
   モリ、 所与の相対アドレスを入力ポインタの内容に基づいて絶
   対アドレスに変換して上記入力メモリに与えるアドレス
   制御回路、 一のアプリケーション・プログラムの入力データを格納
   する入力レジスタと、上記一のアプリケーション・プロ
   グラムの推論結果を格納する出力レジスタとを備え、上
   記アドレス制御回路に相対アドレスを与えて上記入力メ
   モリに格納された上記一のアプリケーション・プログラ
   ムのファジィ・ルールおよびメンバーシップ関数を読出
   し、読出した上記一のアプリケーション・プログラムの
   ファジィ・ルールおよびメンバーシップ関数にしたがっ
   て、上記入力レジスタに格納された上記一のアプリケー
   ション・プログラムの入力データに関するファジィ推論
   処理を行い、ファジィ推論処理によって得られた上記一
   のアプリケーション・プログラムの推論結果を上記出力
   レジスタに格納するファジィ演算回路、 アプリケーション・プログラム毎に上記ファジィ演算回
   路のファジィ推論処理によって得られた推論結果を格納
   する出力メモリ、ならびに上記入力メモリに格納された
   アプリケーション・プログラム毎のファジィ・ルール、
   メンバーシップ関数および入力データの最終データの絶
   対アドレスを示す入力ポインタと、上記出力メモリに格
   納されたアプリケーション・プログラム毎の推論結果の
   最終データの絶対アドレスを示す出力ポインタとを格納
   するバッファを備え、上記ファジィ推論回路ディバイス
   ・ドライバから一のアプリケーション・プログラムの開
   始信号を受信すると、上記一のアプリケーション・プロ
   グラムの入力データを上記入力メモリから上記入力レジ
   スタに転送し、上記入力ポインタの内容を上記アドレス
   制御回路に与え、上記一のアプリケーション・プログラ
   ムのファジィ推論処理を上記ファジィ演算回路に開始さ
   せ、上記ファジィ演算回路におけるファジィ推論処理が
   終了すると、上記一のアプリケーション・プログラムの
   推論結果を上記出力レジスタから上記出力メモリに転送
   し、転送した上記一のアプリケーション・プログラムの
   推論結果の最終データの絶対アドレスを上記出力ポイン
   タに格納し、上記ファジィ推論回路ディバイス・ドライ
   バに上記一のアプリケーション・プログラムの終了信号
   を送信する逐次処理制御回路を備え、 上記ファジィ推論回路ディバイス・ドライバは、 一のアプリケーション・プログラムからシステム・コー
   ルが発生したときに、そのアプリケーション・プログラ
   ムのファジィ・ルール、メンバーシップ関数および入力
   データを上記入力メモリに転送し、転送した上記一のア
   プリケーション・プログラムのファジィ・ルール、メン
   バーシップ関数および入力データの最終データの絶対ア
   ドレスを上記入力ポインタに格納し、 上記一のアプリケーション・プログラムのファジィ推論
   処理を開始させる開始信号を上記逐次処理制御回路に送
   信し、 上記逐次処理制御回路から上記一のアプリケーション・
   プログラムの終了信号を受信すると、上記一のアプリケ
   ーション・プログラムの推論結果を上記出力メモリから
   読出すものである、 ファジィ・コンピュータ・システム。
2. 【請求項２】 上記ファジィ推論回路ディバイス・ドラ
   イバは、一のアプリケーション・プログラムのシステム
   ・コールに関する処理を行っているときに、他のアプリ
   ケーション・プログラムからのシステム・コールが発生
   したときに、上記一のアプリケーション・プログラムに
   関する処理が終了したのちに上記他のアプリケーション
   ・プログラムに関する処理を行う、請求項１に記載のフ
   ァジィ・コンピュータ・システム。
3. 【請求項３】 上記入力メモリは、データを同時に読書
   き可能な２ポートＲＡＭである、請求項１に記載のファ
   ジィ・コンピュータ・システム。
4. 【請求項４】 上記出力メモリは、データを同時に読書
   き可能な２ポートＲＡＭである、請求項１に記載のファ
   ジィ・コンピュータ・システム。
5. 【請求項５】 タイムシェアリング処理によって複数の
   アプリケーション・プログラムをマルチタスク処理が可
   能なオペレーティング・システムを有するコンピュータ
   ・システムにおいて、 上記コンピュータ・システムにファジィ推論処理を行う
   ファジィ推論回路を設け、上記オペレーティング・シス
   テムに上記ファジィ推論回路の制御を行うファジィ推論
   回路ディバイス・ドライバを設け、 上記ファジィ推論回路は、 アプリケーション・プログラム毎にファジィ・ルール、
   メンバーシップ関数および入力データを入力メモリに格
   納し、 上記ファジィ推論回路ディバイス・ドライバから上記一
   のアプリケーション・プログラムの開始信号を受信する
   と、上記一のアプリケーション・プログラムの入力デー
   タを上記入力メモリから入力レジスタに転送し、 相対アドレスを入力ポインタの内容に基づいて絶対アド
   レスに変換して上記入力メモリに与えて上記入力メモリ
   に格納された上記一のアプリケーション・プログラムの
   ファジィ・ルールおよびメンバーシップ関数を読出し、
   読出した上記一のアプリケーション・プログラムのファ
   ジィ・ルールおよびメンバーシップ関数にしたがって、
   上記入力レジスタに転送された上記一のアプリケーショ
   ン・プログラムの入力データに関するファジィ推論処理
   を行い、ファジィ推論処理によって得られた上記一のア
   プリケーション・プログラムの推論結果を上記出力レジ
   スタに格納し、 上記一のアプリケーション・プログラムの推論結果を上
   記出力レジスタから上記出力メモリに転送し、転送した
   上記一のアプリケーション・プログラムの推論結果の最
   終データの絶対アドレスを出力ポインタに格納し、上記
   ファジィ推論回路ディバイス・ドライバに上記一のアプ
   リケーション・プログラムの終了信号を送信し、 アプリケーション・プログラム毎に上記ファジィ推論処
   理によって得られた推論結果を出力メモリに格納し、 上記ファジィ推論回路ディバイス・ドライバは、 一のアプリケーション・プログラムからシステム・コー
   ルが発生したときに、そのアプリケーション・プログラ
   ムのファジィ・ルール、メンバーシップ関数および入力
   データを上記入力メモリに転送し、転送した上記一のア
   プリケーション・プログラムのファジィ・ルール、メン
   バーシップ関数および入力データの最終データの絶対ア
   ドレスを上記入力ポインタに格納し、 上記一のアプリケーション・プログラムのファジィ推論
   処理を開始させる開始信号をファジィ推論回路に送信
   し、 ファジィ推論回路から上記一のアプリケーション・プロ
   グラムの終了信号を受信すると、上記一のアプリケーシ
   ョン・プログラムの推論結果を上記出力メモリから読出
   す、 ファジィ・コンピュータ・コンピュータの動作方法。
6. 【請求項６】 上記ファジィ推論回路ディバイス・ドラ
   イバは、一のアプリケーション・プログラムのシステム
   ・コールに関する処理を行っているときに、他のアプリ
   ケーション・プログラムからのシステム・コールが発生
   したときに、上記一のアプリケーション・プログラムに
   関する処理が終了したのちに上記他のアプリケーション
   ・プログラムに関する処理を行う、請求項５に記載のフ
   ァジィ・コンピュータ・システムの動作方法。
7. 【請求項７】 アプリケーション・プログラム毎にファ
   ジィ・ルール、メンバーシップ関数および入力データを
   格納する入力メモリ、 所与の相対アドレスを入力ポインタの内容に基づいて絶
   対アドレスに変換して上記入力メモリに与えるアドレス
   制御回路、 一のアプリケーション・プログラムの入力データを格納
   する入力レジスタと、上記一のアプリケーション・プロ
   グラムの推論結果を格納する出力レジスタとを備え、上
   記アドレス制御回路に相対アドレスを与えて上記入力メ
   モリに格納された上記一のアプリケーション・プログラ
   ムのファジィ・ルールおよびメンバーシップ関数を読出
   し、読出した上記一のアプリケーション・プログラムの
   ファジィ・ルールおよびメンバーシップ関数にしたがっ
   て、上記入力レジスタに格納された上記一のアプリケー
   ション・プログラムの入力データに関するファジィ推論
   処理を行い、ファジィ推論処理によって得られた上記一
   のアプリケーション・プログラムの推論結果を上記出力
   レジスタに格納するファジィ演算回路、 アプリケーション・プログラム毎に上記ファジィ演算回
   路のファジィ推論処理によって得られた推論結果を格納
   する出力メモリ、ならびに上記入力メモリに格納された
   アプリケーション・プログラム毎のファジィ・ルール、
   メンバーシップ関数および入力データの最終データの絶
   対アドレスを示す入力ポインタと、上記出力メモリに格
   納されたアプリケーション・プログラム毎の推論結果の
   最終データの絶対アドレスを示す出力ポインタとを格納
   するバッファを備え、上記一のアプリケーション・プロ
   グラムの入力データを上記入力メモリから上記入力レジ
   スタに転送し、上記入力ポインタの内容を上記アドレス
   制御回路に与え、上記一のアプリケーション・プログラ
   ムのファジィ推論処理を上記ファジィ演算回路に開始さ
   せ、上記ファジィ演算回路におけるファジィ推論処理が
   終了すると、上記一のアプリケーション・プログラムの
   推論結果を上記出力レジスタから上記出力メモリに転送
   し、転送した上記一のアプリケーション・プログラムの
   推論結果の最終データの絶対アドレスを上記出力ポイン
   タに格納する逐次処理制御回路、 を備えたファジィ推論回路。
8. 【請求項８】 アプリケーション・プログラム毎にファ
   ジィ・ルール、メンバーシップ関数および入力データを
   入力メモリに格納しておき、 一のアプリケーション・プログラムの入力データを上記
   入力メモリから入力レジスタに転送し、 相対アドレスを入力ポインタの内容に基づいて絶対アド
   レスに変換して上記入力メモリに与えて上記入力メモリ
   に格納された上記一のアプリケーション・プログラムの
   ファジィ・ルールおよびメンバーシップ関数を読出し、
   読出した上記一のアプリケーション・プログラムのファ
   ジィ・ルールおよびメンバーシップ関数にしたがって、
   上記入力レジスタに転送された上記一のアプリケーショ
   ン・プログラムの入力データに関するファジィ推論処理
   を行い、ファジィ推論処理によって得られた上記一のア
   プリケーション・プログラムの推論結果を上記出力レジ
   スタに格納し、 上記一のアプリケーション・プログラムの推論結果を上
   記出力レジスタから上記出力メモリに転送し、転送した
   上記一のアプリケーション・プログラムの推論結果の最
   終データの絶対アドレスを出力ポインタに格納し、 アプリケーション・プログラム毎に上記ファジィ推論処
   理によって得られた推論結果を出力メモリに格納する、 ファジィ推論方法。
9. 【請求項９】 タイムシェアリング処理によって複数の
   アプリケーション・プログラムのマルチタスク処理が可
   能なオペレーティング・システムとファジィ推論処理を
   行うファジィ推論回路とを有するコンピュータ・システ
   ムにおいて、 上記オペレーティング・システムに設けられかつ上記フ
   ァジィ推論回路の制御を行うディバイス・ドライバであ
   り、 一のアプリケーション・プログラムからシステム・コー
   ルが発生したときに、そのアプリケーション・プログラ
   ムのファジィ・ルール、メンバーシップ関数および入力
   データを上記ファジィ推論回路に転送し、 上記一のアプリケーション・プログラムのファジィ推論
   処理を上記ファジィ推論回路に開始させ、 上記ファジィ推論回路が上記一のアプリケーション・プ
   ログラムに関するファジィ推論処理を終了すると、上記
   一のアプリケーション・プログラムの推論結果を上記フ
   ァジィ推論回路から読出すものである、 ディバイス・ドライバ。
10. 【請求項10】 上記ディバイス・ドライバは、一のアプ
    リケーション・プログラムのシステム・コールに関する
    処理を行っているときに、他のアプリケーション・プロ
    グラムからのシステム・コールが発生したときに、上記
    一のアプリケーション・プログラムに関する処理が終了
    したのちに上記他のアプリケーション・プログラムに関
    する処理を行う、請求項９に記載のディバイス・ドライ
    バ。
11. 【請求項11】 タイムシェアリング処理によって複数の
    アプリケーション・プログラムのマルチタスク処理が可
    能なオペレーティング・システムとファジィ推論処理を
    行うファジィ推論回路とを有するコンピュータ・システ
    ムにおいて、 上記オペレーティング・システムに設けられかつ上記フ
    ァジィ推論回路の制御を行うディバイス・ドライバの動
    作方法であり、 一のアプリケーション・プログラムからシステム・コー
    ルが発生したときに、そのアプリケーション・プログラ
    ムのファジィ・ルール、メンバーシップ関数および入力
    データを上記ファジィ推論回路に転送し、 上記一のアプリケーション・プログラムのファジィ推論
    処理を上記ファジィ推論回路に開始させ、 上記ファジィ推論回路が上記一のアプリケーション・プ
    ログラムを終了すると、上記一のアプリケーション・プ
    ログラムの推論結果を上記ファジィ推論回路から読出
    す、 ディバイス・ドライバの動作方法。
12. 【請求項12】 一のアプリケーション・プログラムのシ
    ステム・コールに関する処理を行っているときに、他の
    アプリケーション・プログラムからのシステム・コール
    が発生したときに、上記一のアプリケーション・プログ
    ラムに関する処理が終了したのちに上記他のアプリケー
    ション・プログラムに関する処理を行う、請求項11に記
    載のディバイス・ドライバの動作方法。