JPH0736557A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0736557A JPH0736557A JP6085074A JP8507494A JPH0736557A JP H0736557 A JPH0736557 A JP H0736557A JP 6085074 A JP6085074 A JP 6085074A JP 8507494 A JP8507494 A JP 8507494A JP H0736557 A JPH0736557 A JP H0736557A
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- output
- power supply
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【目的】 複数の電源電圧を有する半導体集積回路装置
において、駆動用トランジスタやデータ出力トランジス
タノゲート電圧を切替わる近傍での動作マージンの低下
を防ぐ。 【構成】 制御電圧発生回路１から出力される制御電圧
φ１は、トランジスタＰ１のしきい値より小さい領域で
は、ロウレベルであり、外部電源電圧Ｖccの上昇に連動
してアナログ的に上昇していく。外部電源電圧に一致し
た後は、外部電源電圧と同じになる。この様な特性を有
する制御電圧を利用して、出力回路の所定電圧以下での
み動作する低電圧動作出力部６のトランジスタＰ４のゲ
ートを制御する。出力回路の全電圧動作出力部５のトラ
ンジスタＰ２は、データ出力制御回路３の制御信号φＨ
により常時動作する。外部電源電圧が所定の電圧に達し
ない低電圧時には、トランジスタＰ４は完全にオン状態
になり、出力トランジスタのコンダクタンスが大きくな
る。
において、駆動用トランジスタやデータ出力トランジス
タノゲート電圧を切替わる近傍での動作マージンの低下
を防ぐ。 【構成】 制御電圧発生回路１から出力される制御電圧
φ１は、トランジスタＰ１のしきい値より小さい領域で
は、ロウレベルであり、外部電源電圧Ｖccの上昇に連動
してアナログ的に上昇していく。外部電源電圧に一致し
た後は、外部電源電圧と同じになる。この様な特性を有
する制御電圧を利用して、出力回路の所定電圧以下での
み動作する低電圧動作出力部６のトランジスタＰ４のゲ
ートを制御する。出力回路の全電圧動作出力部５のトラ
ンジスタＰ２は、データ出力制御回路３の制御信号φＨ
により常時動作する。外部電源電圧が所定の電圧に達し
ない低電圧時には、トランジスタＰ４は完全にオン状態
になり、出力トランジスタのコンダクタンスが大きくな
る。
Description
【０００１】
【産業上の利用分野】本発明は、データ出力機構を有す
る半導体集積回路装置全般および微細化構造に対応した
複数の電源電圧を使用する半導体集積回路装置に関する
ものである。
る半導体集積回路装置全般および微細化構造に対応した
複数の電源電圧を使用する半導体集積回路装置に関する
ものである。
【０００２】
【従来の技術】半導体集積回路装置は、高集積化のニー
ズに高まりに伴って、その素子の微細化が急速的に進ん
でいる。素子の微細化が進んだために、外部電源電圧Ｖ
ccをそのまま半導体基板の集積回路に印加すると、素子
のゲート酸化膜が破壊されたり、ホットキャリアが発生
するなど様々の問題が生じ、集積回路の耐久性並びに信
頼性を低下させることになる。そこで、半導体集積回路
内部に外部電源電圧を降下させる内部電源降圧回路を具
備することが必要になってきている。例えば、５Ｖの外
部電源電圧Ｖccを内部電源電圧降圧回路で３Ｖ程度に下
げ、これを電源として利用することにより半導体装置の
消費電力を低減させることもできる。
ズに高まりに伴って、その素子の微細化が急速的に進ん
でいる。素子の微細化が進んだために、外部電源電圧Ｖ
ccをそのまま半導体基板の集積回路に印加すると、素子
のゲート酸化膜が破壊されたり、ホットキャリアが発生
するなど様々の問題が生じ、集積回路の耐久性並びに信
頼性を低下させることになる。そこで、半導体集積回路
内部に外部電源電圧を降下させる内部電源降圧回路を具
備することが必要になってきている。例えば、５Ｖの外
部電源電圧Ｖccを内部電源電圧降圧回路で３Ｖ程度に下
げ、これを電源として利用することにより半導体装置の
消費電力を低減させることもできる。
【０００３】このような理由で内部電源電圧降圧回路は
採用されるようになったが、同一集積回路内で低電圧動
作と高電圧動作のマージンを確保することは困難であっ
た。そこで、電源電圧が低電圧の際には、トランジスタ
の駆動能力が低下するためデータ出力用トランジスタ及
び内部電源駆動用トランジスタのコンダクタンスをより
大きくしてトランジスタの駆動能力低下を補完し、デー
タ出力の遅れ、内部降圧電源の電圧低下を補償する。逆
に、電源電圧が高電圧時では、そのトランジスタの駆動
能力が上昇するため、出力ノイズが大きくなる。そこで
この様な問題の対策として、高電圧時よりも低電圧時の
データ出力用トランジスタ及び内部電源駆動用トランジ
スタのコンダクタンスを大きくする切り替え回路を有す
る集積回路が提案されている。
採用されるようになったが、同一集積回路内で低電圧動
作と高電圧動作のマージンを確保することは困難であっ
た。そこで、電源電圧が低電圧の際には、トランジスタ
の駆動能力が低下するためデータ出力用トランジスタ及
び内部電源駆動用トランジスタのコンダクタンスをより
大きくしてトランジスタの駆動能力低下を補完し、デー
タ出力の遅れ、内部降圧電源の電圧低下を補償する。逆
に、電源電圧が高電圧時では、そのトランジスタの駆動
能力が上昇するため、出力ノイズが大きくなる。そこで
この様な問題の対策として、高電圧時よりも低電圧時の
データ出力用トランジスタ及び内部電源駆動用トランジ
スタのコンダクタンスを大きくする切り替え回路を有す
る集積回路が提案されている。
【０００４】
【発明が解決しようとする課題】外部電源が低電圧の時
に内部降圧回路の電流供給能力を高める内部電源駆動用
トランジスタを備えた従来の回路構成を図１９に示す。
この回路は、ソースが外部電源電圧Ｖcc端子、ゲートが
制御電圧発生回路１に接続されたＰチャネルトランジス
タＰ１２と、前記ＰチャネルトランジスタＰ１２のドレ
インにソースが接続され、ゲートに内部降圧制御回路７
が接続されたＰチャネルトランジスタＰ１１と、ソース
が外部電源電圧Ｖcc端子、ゲートが内部降圧制御回路７
に接続されたＰチャネルトランジスタＰ１０を有し、Ｐ
チャネルトランジスタＰ１０，Ｐ１１のドレインから内
部電源電圧ＶINT が出力されている。図中Ｐチャネルト
ランジスタＰ１０は、外部電源電圧に依存せずに内部降
圧制御回路７からの制御信号φＤによって動作する。Ｐ
チャネルトランジスタＰ１２は、ゲートに入力する制御
電圧発生回路１からの制御電圧φＡにより、外部電源電
圧が所定電圧よりも低い場合のみ動作するように制御さ
れる。内部電源駆動用トランジスタを有するこの出力回
路は、トランジスタＰ１０を含み外部電源電圧に依存せ
ずに動作する全電圧動作出力部５と、トランジスタＰ１
１，Ｐ１２を含み所定電圧以下でのみ動作する低電圧動
作出力部６とを備えている。
に内部降圧回路の電流供給能力を高める内部電源駆動用
トランジスタを備えた従来の回路構成を図１９に示す。
この回路は、ソースが外部電源電圧Ｖcc端子、ゲートが
制御電圧発生回路１に接続されたＰチャネルトランジス
タＰ１２と、前記ＰチャネルトランジスタＰ１２のドレ
インにソースが接続され、ゲートに内部降圧制御回路７
が接続されたＰチャネルトランジスタＰ１１と、ソース
が外部電源電圧Ｖcc端子、ゲートが内部降圧制御回路７
に接続されたＰチャネルトランジスタＰ１０を有し、Ｐ
チャネルトランジスタＰ１０，Ｐ１１のドレインから内
部電源電圧ＶINT が出力されている。図中Ｐチャネルト
ランジスタＰ１０は、外部電源電圧に依存せずに内部降
圧制御回路７からの制御信号φＤによって動作する。Ｐ
チャネルトランジスタＰ１２は、ゲートに入力する制御
電圧発生回路１からの制御電圧φＡにより、外部電源電
圧が所定電圧よりも低い場合のみ動作するように制御さ
れる。内部電源駆動用トランジスタを有するこの出力回
路は、トランジスタＰ１０を含み外部電源電圧に依存せ
ずに動作する全電圧動作出力部５と、トランジスタＰ１
１，Ｐ１２を含み所定電圧以下でのみ動作する低電圧動
作出力部６とを備えている。
【０００５】図２０に制御電圧φＡの外部電源電圧依存
性を示す。この図によれば、内部電源電圧ＶINT は、低
電圧動作領域においてほぼ０のレベルを維持している。
そして、制御電圧φＡは外部電源電圧が所定値になる
と、０から急峻にデジタル的に変化している。この様
に、駆動用ＰチャネルトランジスタＰ１２のゲート電圧
をデジタル的に変化させると、駆動用トランジスタがオ
ン−オフする切り替わり点で内部降圧電位が急峻に変化
するため、電源ノイズの発生による誤動作が生じ易くな
る。更に切り替わり電圧近傍で動作させると、内部電源
電圧が不連続領域に入るため回路動作が不安定になる。
性を示す。この図によれば、内部電源電圧ＶINT は、低
電圧動作領域においてほぼ０のレベルを維持している。
そして、制御電圧φＡは外部電源電圧が所定値になる
と、０から急峻にデジタル的に変化している。この様
に、駆動用ＰチャネルトランジスタＰ１２のゲート電圧
をデジタル的に変化させると、駆動用トランジスタがオ
ン−オフする切り替わり点で内部降圧電位が急峻に変化
するため、電源ノイズの発生による誤動作が生じ易くな
る。更に切り替わり電圧近傍で動作させると、内部電源
電圧が不連続領域に入るため回路動作が不安定になる。
【０００６】また、外部電源が低電圧時に、データ出力
速度を速くするために出力トランジスタのコンダクタン
スを上げるべく、出力トランジスタのゲート電圧を図２
０のように０から一気に所定の値までディジタル的に制
御すると、出力トランジスタがオン−オフする切り替わ
り電圧近傍で出力トランジスタのコンダクタンスが大き
く変化するため出力ノイズの影響が低減できなくなり、
ひいては誤動作する恐れがある。また、切り替わり電圧
近傍で出力トランジスタに不連続点が生じるため動作特
性に大きな影響を及ぼすなどの問題があった。
速度を速くするために出力トランジスタのコンダクタン
スを上げるべく、出力トランジスタのゲート電圧を図２
０のように０から一気に所定の値までディジタル的に制
御すると、出力トランジスタがオン−オフする切り替わ
り電圧近傍で出力トランジスタのコンダクタンスが大き
く変化するため出力ノイズの影響が低減できなくなり、
ひいては誤動作する恐れがある。また、切り替わり電圧
近傍で出力トランジスタに不連続点が生じるため動作特
性に大きな影響を及ぼすなどの問題があった。
【０００７】さらに、駆動用トランジスタＰ１２のゲー
ト電圧をデジタル的に変化させると、検査工程が複雑化
しコスト上昇を招くという問題もあった。
ト電圧をデジタル的に変化させると、検査工程が複雑化
しコスト上昇を招くという問題もあった。
【０００８】図２１に、外部電源電圧Ｖccに対するアク
セス時間の変化を示す。データ出力用トランジスタ又は
内部電源駆動用トランジスタのコンダクタンスの大きさ
を、外部電源電圧Ｖccに応じて切り替える回路を設けて
いない装置では、点線Ｌ１のように外部電源電圧Ｖccの
低下と共にアクセス時間が長くなる。
セス時間の変化を示す。データ出力用トランジスタ又は
内部電源駆動用トランジスタのコンダクタンスの大きさ
を、外部電源電圧Ｖccに応じて切り替える回路を設けて
いない装置では、点線Ｌ１のように外部電源電圧Ｖccの
低下と共にアクセス時間が長くなる。
【０００９】図１９に示された従来の回路では、例えば
外部電源電圧Ｖccが３．５Ｖ付近でＰチャネルトランジ
スタＰ１２がオンすることで、一点鎖線Ｌ２に示された
ようにアクセス時間が急峻に短縮される。
外部電源電圧Ｖccが３．５Ｖ付近でＰチャネルトランジ
スタＰ１２がオンすることで、一点鎖線Ｌ２に示された
ようにアクセス時間が急峻に短縮される。
【００１０】点線Ｌ１のようにアクセス時間が連続的に
変化する場合は、通常はＡ及びＢ点の２点について測定
を行い良否を判定すればよい。しかし、一点鎖線Ｌ２の
ようにアクセス時間が急峻に変化する装置では、切り替
り点近傍の電圧でのみ、切り替り時のスイッチングノイ
ズによる誤動作および内部のタイミングミスマッチによ
り誤動作するおそれが有るため、この急峻な変化をする
複数箇所Ｃ１、Ｃ２、Ｃ３、…点についても測定をしな
ければならず、検査工程が複雑化し検査時間が増加す
る。
変化する場合は、通常はＡ及びＢ点の２点について測定
を行い良否を判定すればよい。しかし、一点鎖線Ｌ２の
ようにアクセス時間が急峻に変化する装置では、切り替
り点近傍の電圧でのみ、切り替り時のスイッチングノイ
ズによる誤動作および内部のタイミングミスマッチによ
り誤動作するおそれが有るため、この急峻な変化をする
複数箇所Ｃ１、Ｃ２、Ｃ３、…点についても測定をしな
ければならず、検査工程が複雑化し検査時間が増加す
る。
【００１１】本発明は、このような事情に鑑みてなされ
たものであり、外部電源電圧が異なる場合の動作マージ
ンの低下を防止し、さらに検査時間を短縮しコストを低
減することのできる半導体集積回路装置を提供すること
を目的としている。
たものであり、外部電源電圧が異なる場合の動作マージ
ンの低下を防止し、さらに検査時間を短縮しコストを低
減することのできる半導体集積回路装置を提供すること
を目的としている。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
装置は、外部電源電圧を供給され所定レベルの基準電圧
を発生する基準電圧発生回路と、前記基準電圧発生回路
から発生された前記基準電圧と外部電源電圧との差に応
じて実質的にアナログ的に変化する制御電圧を出力する
制御電圧発生回路と、データの出力に用いられるデータ
信号を出力するデータ出力制御回路と、前記制御電圧発
生回路から出力された前記制御電圧と前記データ出力制
御回路から出力された前記データ信号とを入力され、前
記制御電圧により駆動能力を制御されつつ前記データ信
号に応じたデータの出力を行う出力回路とを備えたこと
を特徴としている。
装置は、外部電源電圧を供給され所定レベルの基準電圧
を発生する基準電圧発生回路と、前記基準電圧発生回路
から発生された前記基準電圧と外部電源電圧との差に応
じて実質的にアナログ的に変化する制御電圧を出力する
制御電圧発生回路と、データの出力に用いられるデータ
信号を出力するデータ出力制御回路と、前記制御電圧発
生回路から出力された前記制御電圧と前記データ出力制
御回路から出力された前記データ信号とを入力され、前
記制御電圧により駆動能力を制御されつつ前記データ信
号に応じたデータの出力を行う出力回路とを備えたこと
を特徴としている。
【００１３】ここで前記出力回路は、外部電源電圧端子
と出力端子との間に並列に接続された低電圧動作出力部
と全電圧動作出力部とを有し、前記低電圧動作出力部は
前記制御電圧と前記データ信号とを入力され、外部電源
電圧が所定値以下の場合に駆動能力が高く、所定値より
高くなると駆動能力が徐々に低下するように制御されつ
つ前記データ信号に応じたデータの出力を行い、前記全
電圧動作出力部は前記データ信号を入力されてこのデー
タ信号に応じたデータの出力を行うものであってもよ
い。
と出力端子との間に並列に接続された低電圧動作出力部
と全電圧動作出力部とを有し、前記低電圧動作出力部は
前記制御電圧と前記データ信号とを入力され、外部電源
電圧が所定値以下の場合に駆動能力が高く、所定値より
高くなると駆動能力が徐々に低下するように制御されつ
つ前記データ信号に応じたデータの出力を行い、前記全
電圧動作出力部は前記データ信号を入力されてこのデー
タ信号に応じたデータの出力を行うものであってもよ
い。
【００１４】また前記制御電圧発生回路は、外部電源電
圧をソースに入力され、前記基準電圧発生回路から発生
された前記基準電圧をゲートに入力されるＰチャネルト
ランジスタと、前記Ｐチャネルトランジスタのドレイン
に一端が接続され、接地電圧端子に他端が接続された抵
抗とを有し、前記Ｐチャネルトランジスタのドレインと
前記抵抗の一端との接続ノードから前記制御電圧を出力
するものであってもよい。
圧をソースに入力され、前記基準電圧発生回路から発生
された前記基準電圧をゲートに入力されるＰチャネルト
ランジスタと、前記Ｐチャネルトランジスタのドレイン
に一端が接続され、接地電圧端子に他端が接続された抵
抗とを有し、前記Ｐチャネルトランジスタのドレインと
前記抵抗の一端との接続ノードから前記制御電圧を出力
するものであってもよい。
【００１５】さらに前記制御電圧発生回路は、相互に閾
値電圧が異なり、外部電源電圧をソースに入力され、前
記基準電圧発生回路から発生された前記基準電圧をゲー
トに入力される複数の並列接続されたＰチャネルトラン
ジスタと、前記Ｐチャネルトランジスタのドレインに一
端が共通接続され、接地電圧端子に他端が接続された抵
抗とを有し、前記Ｐチャネルトランジスタのドレインと
前記抵抗の一端との接続ノードから前記制御電圧を出力
するものであってもよい。
値電圧が異なり、外部電源電圧をソースに入力され、前
記基準電圧発生回路から発生された前記基準電圧をゲー
トに入力される複数の並列接続されたＰチャネルトラン
ジスタと、前記Ｐチャネルトランジスタのドレインに一
端が共通接続され、接地電圧端子に他端が接続された抵
抗とを有し、前記Ｐチャネルトランジスタのドレインと
前記抵抗の一端との接続ノードから前記制御電圧を出力
するものであってもよい。
【００１６】ここで、基準電圧の替わりに外部電源電圧
を供給されて降圧し所定レベルの内部電源電圧を発生す
る内部電源降圧回路を用いてもよい。
を供給されて降圧し所定レベルの内部電源電圧を発生す
る内部電源降圧回路を用いてもよい。
【００１７】また、本発明の他の半導体集積回路装置
は、外部電源電圧を供給され所定レベルの基準電圧を発
生する基準電圧発生回路と、前記基準電圧発生回路から
発生された前記基準電圧と外部電源電圧との差に応じて
実質的にアナログ的に変化する第１の制御電圧を出力す
る第１の制御電圧発生回路と、第１のレベルのデータの
出力に用いられる第１のデータ信号と、第２のレベルの
データの出力に用いられる第２のデータ信号とを出力す
るデータ出力制御回路と、前記第１の制御電圧発生回路
から出力された前記第１の制御電圧と前記データ出力制
御回路から出力された前記第１のデータ信号とを入力さ
れ、前記第１の制御電圧により駆動能力を制御されつつ
前記第１のデータ信号に応じたデータの出力を行う第１
の出力回路と、前記第１の制御電圧発生回路から出力さ
れた前記第１の制御電圧と外部電源電圧との差に応じて
実質的にアナログ的に変化する第２の制御電圧を出力す
る第２の制御電圧発生回路と、前記第２の制御電圧発生
回路から出力された前記第２の制御電圧と前記データ出
力制御回路から出力された前記第２のデータ信号とを入
力され、前記第２の制御電圧により駆動能力を制御され
つつ前記第２のデータ信号に応じたデータの出力を行う
第２の出力回路とを備えたことを特徴としている。
は、外部電源電圧を供給され所定レベルの基準電圧を発
生する基準電圧発生回路と、前記基準電圧発生回路から
発生された前記基準電圧と外部電源電圧との差に応じて
実質的にアナログ的に変化する第１の制御電圧を出力す
る第１の制御電圧発生回路と、第１のレベルのデータの
出力に用いられる第１のデータ信号と、第２のレベルの
データの出力に用いられる第２のデータ信号とを出力す
るデータ出力制御回路と、前記第１の制御電圧発生回路
から出力された前記第１の制御電圧と前記データ出力制
御回路から出力された前記第１のデータ信号とを入力さ
れ、前記第１の制御電圧により駆動能力を制御されつつ
前記第１のデータ信号に応じたデータの出力を行う第１
の出力回路と、前記第１の制御電圧発生回路から出力さ
れた前記第１の制御電圧と外部電源電圧との差に応じて
実質的にアナログ的に変化する第２の制御電圧を出力す
る第２の制御電圧発生回路と、前記第２の制御電圧発生
回路から出力された前記第２の制御電圧と前記データ出
力制御回路から出力された前記第２のデータ信号とを入
力され、前記第２の制御電圧により駆動能力を制御され
つつ前記第２のデータ信号に応じたデータの出力を行う
第２の出力回路とを備えたことを特徴としている。
【００１８】この装置においても、基準電圧発生回路の
替わりに内部電源降圧回路を用いることもできる。
替わりに内部電源降圧回路を用いることもできる。
【００１９】
【作用】データ出力トランジスタもしくは内部電源駆動
用トランジスタのコンダクタンスを連続的に徐々にアナ
ログ的に変化させることにより、外部電源電圧が高電圧
と低電圧とで切り替わる近傍での動作マージンの低下を
有効に抑えることができ、出力ノイズの発生を抑制する
ことができる。
用トランジスタのコンダクタンスを連続的に徐々にアナ
ログ的に変化させることにより、外部電源電圧が高電圧
と低電圧とで切り替わる近傍での動作マージンの低下を
有効に抑えることができ、出力ノイズの発生を抑制する
ことができる。
【００２０】さらに、高電圧と低電圧との間で切り替わ
る近傍で、データ出力トランジスタもしくは内部電源駆
動用トランジスタのコンダクタンスが連続的に徐々にア
ナログ的に変化することで、外部電源電圧に対するアク
セス時間も連続的に変化するため、急峻に変化する場合
よりも検査すべき点が減少し、検査時間が短縮される。
る近傍で、データ出力トランジスタもしくは内部電源駆
動用トランジスタのコンダクタンスが連続的に徐々にア
ナログ的に変化することで、外部電源電圧に対するアク
セス時間も連続的に変化するため、急峻に変化する場合
よりも検査すべき点が減少し、検査時間が短縮される。
【００２１】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００２２】まず、図１、図２、図１７及び図１８を参
照して第１の実施例を説明する。図１は、半導体集積回
路装置の出力回路およびこの出力回路のＰチャネル出力
トランジスタのゲート電圧制御に用いる制御電圧発生回
路の構成を示す回路図、図２は制御電圧φ１及びコンダ
クタンスＧの外部電源電圧依存性を示す特性図である。
図２は、横軸に外部電源電圧Ｖccをとり、縦軸に内部電
源電圧ＶINT 、制御電圧φ１及びＰチャネルトランジス
タＰ１のコンダクタンスＧをとっている。制御電圧発生
回路１は、図１（ｂ）に示されたようにソースに外部電
源電圧Ｖcc、ゲートに内部電源電圧ＶINT を入力される
ＰチャネルトランジスタＰ１と、一端が前記トランジス
タＰ１のドレインに直列接続され、他端が接地電位端子
に接続された抵抗Ｒ１とを備えている。ここで、内部電
源電圧ＶINT は内部降圧回路９が電源電圧Ｖccを供給さ
れ降圧することにより生成される。そして、制御電圧φ
１は、トランジスタＰ１と抵抗Ｒ１との中間タップより
取り出される。いま、このトランジスタＰ１のゲート−
ソース間電圧Ｖgs（Ｖcc−ＶINT ）がトランジスタＰ１
のしきい値電圧Ｖthp より小さい領域では、トランジス
タＰ１はカットオフしているため、制御電圧φ１の電圧
はロウレベルとなる。このＶcc−ＶINT が、トランジス
タＰ１のしきい値電圧以上になるとトランジスタＰ１が
オンし始める。
照して第１の実施例を説明する。図１は、半導体集積回
路装置の出力回路およびこの出力回路のＰチャネル出力
トランジスタのゲート電圧制御に用いる制御電圧発生回
路の構成を示す回路図、図２は制御電圧φ１及びコンダ
クタンスＧの外部電源電圧依存性を示す特性図である。
図２は、横軸に外部電源電圧Ｖccをとり、縦軸に内部電
源電圧ＶINT 、制御電圧φ１及びＰチャネルトランジス
タＰ１のコンダクタンスＧをとっている。制御電圧発生
回路１は、図１（ｂ）に示されたようにソースに外部電
源電圧Ｖcc、ゲートに内部電源電圧ＶINT を入力される
ＰチャネルトランジスタＰ１と、一端が前記トランジス
タＰ１のドレインに直列接続され、他端が接地電位端子
に接続された抵抗Ｒ１とを備えている。ここで、内部電
源電圧ＶINT は内部降圧回路９が電源電圧Ｖccを供給さ
れ降圧することにより生成される。そして、制御電圧φ
１は、トランジスタＰ１と抵抗Ｒ１との中間タップより
取り出される。いま、このトランジスタＰ１のゲート−
ソース間電圧Ｖgs（Ｖcc−ＶINT ）がトランジスタＰ１
のしきい値電圧Ｖthp より小さい領域では、トランジス
タＰ１はカットオフしているため、制御電圧φ１の電圧
はロウレベルとなる。このＶcc−ＶINT が、トランジス
タＰ１のしきい値電圧以上になるとトランジスタＰ１が
オンし始める。
【００２３】このオンし始める領域では、Ｐチャネルト
ランジスタＰ１のコンダクタンスが小さいため、制御電
圧φ１はトランジスタＰ１と抵抗Ｒ１との分圧比によっ
て決定される。即ち、トランジスタＰ１の抵抗をＲと
し、抵抗Ｒ１の抵抗値をＲ１とすれば、φ１は、Ｒ１
Ｖcc／（Ｒ１＋Ｒ）で表わされる。従って、トランジス
タＰ１のゲート電圧の上昇に伴って、トランジスタＰ１
のコンダクタンスＧが大きくなるため、結果的に外部電
源電圧Ｖccの上昇に連動してアナログ的に制御電圧φ１
が上昇していく。さらに外部電源電圧Ｖccが高くなる
と、Ｐ１のゲート−ソース間電圧Ｖcc−ＶINT が充分高
くなり、トランジスタＰ１の抵抗Ｒが抵抗Ｒ１の抵抗に
比べ無視できるようになる。ここにおいてトランジスタ
Ｐ１による電圧降下分がほぼ無くなることから制御電圧
φ１のレベルは，外部電源電圧Ｖccのレベルとほぼ等し
くなる。
ランジスタＰ１のコンダクタンスが小さいため、制御電
圧φ１はトランジスタＰ１と抵抗Ｒ１との分圧比によっ
て決定される。即ち、トランジスタＰ１の抵抗をＲと
し、抵抗Ｒ１の抵抗値をＲ１とすれば、φ１は、Ｒ１
Ｖcc／（Ｒ１＋Ｒ）で表わされる。従って、トランジス
タＰ１のゲート電圧の上昇に伴って、トランジスタＰ１
のコンダクタンスＧが大きくなるため、結果的に外部電
源電圧Ｖccの上昇に連動してアナログ的に制御電圧φ１
が上昇していく。さらに外部電源電圧Ｖccが高くなる
と、Ｐ１のゲート−ソース間電圧Ｖcc−ＶINT が充分高
くなり、トランジスタＰ１の抵抗Ｒが抵抗Ｒ１の抵抗に
比べ無視できるようになる。ここにおいてトランジスタ
Ｐ１による電圧降下分がほぼ無くなることから制御電圧
φ１のレベルは，外部電源電圧Ｖccのレベルとほぼ等し
くなる。
【００２４】このような特性を有する制御電圧φ１を用
いる出力回路の構成は、図１（ａ）に示されるようであ
る。この出力回路は、ソースが外部電源電圧Ｖcc端子、
ゲートが制御電圧発生回路１に接続されたＰチャネルト
ランジスタＰ４と、ＰチャネルトランジスタＰ４のドレ
インにソースが接続され、ゲートにデータ出力制御回路
３が接続されたＰチャネルトランジスタＰ３と、ソース
が外部電源電圧Ｖcc端子、ゲートがデータ出力制御回路
３に接続されたＰチャネルトランジスタＰ２を有し、Ｐ
チャネルトランジスタＰ２、Ｐ３のドレインは、入出力
端子（Ｉ／Ｏパッド）４に接続されている。そして、ト
ランジスタＰ２は外部電源電圧に依存せずに動作する全
電圧動作出力部５を構成し、トランジスタＰ３、Ｐ４
は、所定電圧以下でのみ動作する低電圧動作出力部６を
構成している。トランジスタＰ４は、外部電源電圧Ｖcc
が所定電圧よりも低い場合のみ動作し、制御電圧発生回
路１から出力された制御電圧φ１によって制御される。
トランジスタＰ２は、外部電源電圧に依存せず、データ
出力制御回路３から出力されるデータ信号φＨにより常
時動作する。これに対し、データ信号φＨにより制御さ
れるトランジスタＰ３に直列接続されたトランジスタＰ
４の制御には、図２に示す外部電源電圧依存性を有する
制御電圧φ１を用いる。外部電源電圧Ｖccが所定の電圧
に達しない低電圧時では、前記トランジスタＰ４は完全
にオン状態となり、出力トランジスタのコンダクタンス
を大きくすることができる。
いる出力回路の構成は、図１（ａ）に示されるようであ
る。この出力回路は、ソースが外部電源電圧Ｖcc端子、
ゲートが制御電圧発生回路１に接続されたＰチャネルト
ランジスタＰ４と、ＰチャネルトランジスタＰ４のドレ
インにソースが接続され、ゲートにデータ出力制御回路
３が接続されたＰチャネルトランジスタＰ３と、ソース
が外部電源電圧Ｖcc端子、ゲートがデータ出力制御回路
３に接続されたＰチャネルトランジスタＰ２を有し、Ｐ
チャネルトランジスタＰ２、Ｐ３のドレインは、入出力
端子（Ｉ／Ｏパッド）４に接続されている。そして、ト
ランジスタＰ２は外部電源電圧に依存せずに動作する全
電圧動作出力部５を構成し、トランジスタＰ３、Ｐ４
は、所定電圧以下でのみ動作する低電圧動作出力部６を
構成している。トランジスタＰ４は、外部電源電圧Ｖcc
が所定電圧よりも低い場合のみ動作し、制御電圧発生回
路１から出力された制御電圧φ１によって制御される。
トランジスタＰ２は、外部電源電圧に依存せず、データ
出力制御回路３から出力されるデータ信号φＨにより常
時動作する。これに対し、データ信号φＨにより制御さ
れるトランジスタＰ３に直列接続されたトランジスタＰ
４の制御には、図２に示す外部電源電圧依存性を有する
制御電圧φ１を用いる。外部電源電圧Ｖccが所定の電圧
に達しない低電圧時では、前記トランジスタＰ４は完全
にオン状態となり、出力トランジスタのコンダクタンス
を大きくすることができる。
【００２５】低電圧と高電圧の切り替わり点近傍では、
制御電圧φ１がアナログ的に連続して変化するため、切
り替わり点近傍での急激なコンダクタンス変化を低減で
きるため、出力ノイズなどの影響を大幅に改善する事が
可能となる。さらに、外部電源電圧が上昇すると制御電
圧φ１のレベルは外部電源電圧とほぼ等しくなるので、
前記トランジスタＰ４は完全にカットオフされ、高電圧
動作では出力トランジスタのコンダクタンスＧを下げて
出力ノイズの低減が可能になる。
制御電圧φ１がアナログ的に連続して変化するため、切
り替わり点近傍での急激なコンダクタンス変化を低減で
きるため、出力ノイズなどの影響を大幅に改善する事が
可能となる。さらに、外部電源電圧が上昇すると制御電
圧φ１のレベルは外部電源電圧とほぼ等しくなるので、
前記トランジスタＰ４は完全にカットオフされ、高電圧
動作では出力トランジスタのコンダクタンスＧを下げて
出力ノイズの低減が可能になる。
【００２６】また、図２１を用いて説明したように、デ
ータ出力用トランジスタ又は内部電源駆動用トランジス
タのコンダクタンスをデジタル的に変化させると、一点
鎖線Ｌ２のように外部電源電圧Ｖccに対するアクセス時
間が急峻に変化する。この場合には、測定点が増えて検
査工程の複雑化及び検査時間の増加を招く。
ータ出力用トランジスタ又は内部電源駆動用トランジス
タのコンダクタンスをデジタル的に変化させると、一点
鎖線Ｌ２のように外部電源電圧Ｖccに対するアクセス時
間が急峻に変化する。この場合には、測定点が増えて検
査工程の複雑化及び検査時間の増加を招く。
【００２７】本実施例では、データ出力用トランジスタ
又は内部電源駆動用トランジスタのコンダクタンスを徐
々にアナログ的に変化させるため、実線Ｌ３のようにア
クセス時間は緩やかに変化する。この結果、測定点を一
点鎖線Ｌ２よりも減らすことが可能で、検査時間が短縮
される。
又は内部電源駆動用トランジスタのコンダクタンスを徐
々にアナログ的に変化させるため、実線Ｌ３のようにア
クセス時間は緩やかに変化する。この結果、測定点を一
点鎖線Ｌ２よりも減らすことが可能で、検査時間が短縮
される。
【００２８】図１の半導体集積回路装置に用いられる内
部電源電圧ＶINT を生成する内部電源降圧回路（図１
（ｂ）参照）を図１７に示す。内部電源電圧ＶINT は、
図２に示すように、低電圧ではほぼ外部電源電圧Ｖccと
同じ様に直線的に変化するが、所定の値からは外部電源
電圧Ｖccの変化に対して一定のレベルを維持し、外部電
源電圧Ｖccが所定の値を越えると、内部電源電圧ＶINT
もほぼ外部電源電圧Ｖccと同じ様に直線的に上昇する。
その内部電源電圧ＶINT が上昇する時の電圧値をＶcur
とする。この実施例では、この様に変化する内部電源電
圧を用いるが、本発明は、この様に変化するものに限定
されない。一様に変化し、その変化率が外部電源電圧よ
り幾分小さい内部電源電圧を用いることも可能である。
このような場合には、内部電源降圧回路に替えて、所定
レベルの基準電圧を発生する基準電圧発生回路を用いて
もよい。この場合には、基準電圧を内部電源電圧に替え
てトランジスタＰ１のゲートに入力する。
部電源電圧ＶINT を生成する内部電源降圧回路（図１
（ｂ）参照）を図１７に示す。内部電源電圧ＶINT は、
図２に示すように、低電圧ではほぼ外部電源電圧Ｖccと
同じ様に直線的に変化するが、所定の値からは外部電源
電圧Ｖccの変化に対して一定のレベルを維持し、外部電
源電圧Ｖccが所定の値を越えると、内部電源電圧ＶINT
もほぼ外部電源電圧Ｖccと同じ様に直線的に上昇する。
その内部電源電圧ＶINT が上昇する時の電圧値をＶcur
とする。この実施例では、この様に変化する内部電源電
圧を用いるが、本発明は、この様に変化するものに限定
されない。一様に変化し、その変化率が外部電源電圧よ
り幾分小さい内部電源電圧を用いることも可能である。
このような場合には、内部電源降圧回路に替えて、所定
レベルの基準電圧を発生する基準電圧発生回路を用いて
もよい。この場合には、基準電圧を内部電源電圧に替え
てトランジスタＰ１のゲートに入力する。
【００２９】図１７に示された内部電源降圧回路は、基
準電位発生回路１２１と、内部電源を駆動するＰチャネ
ルトランジスタＰ１０３と、このＰチャネルトランジス
タＰ１０３のスイッチングを制御するためのＰチャネル
トランジスタＰ１０１及びＰ１０２と、Ｎチャネルトラ
ンジスタＮ１０１〜Ｎ１０３からなるカレントミラー型
差動増幅部１２２と、抵抗Ｒ１０１及び抵抗Ｒ１０２と
を備えている。基準電位発生回路１２１は、外部電源電
圧Ｖccを供給されて、基準電位Ｖref を発生する。ま
た、ＰチャネルトランジスタＰ１０３から出力された内
部電源電圧ＶINTと設置電圧Ｖssとの差が抵抗Ｒ１０１
及びＰ１０２で分割されて、電位ＶA が発生する。
準電位発生回路１２１と、内部電源を駆動するＰチャネ
ルトランジスタＰ１０３と、このＰチャネルトランジス
タＰ１０３のスイッチングを制御するためのＰチャネル
トランジスタＰ１０１及びＰ１０２と、Ｎチャネルトラ
ンジスタＮ１０１〜Ｎ１０３からなるカレントミラー型
差動増幅部１２２と、抵抗Ｒ１０１及び抵抗Ｒ１０２と
を備えている。基準電位発生回路１２１は、外部電源電
圧Ｖccを供給されて、基準電位Ｖref を発生する。ま
た、ＰチャネルトランジスタＰ１０３から出力された内
部電源電圧ＶINTと設置電圧Ｖssとの差が抵抗Ｒ１０１
及びＰ１０２で分割されて、電位ＶA が発生する。
【００３０】この基準電位Ｖref と電位ＶA とが差動増
幅部１２２のＮチャネルトランジスタＮ１０１及びＮ１
０２のゲートにそれぞれ入力される。外部電源電圧Ｖcc
が低い場合を考えると、電位ＶA は差動基準電位Ｖref
よりも低い。このときは、差動増幅部１２２の出力電圧
ＶB はロウレベルになり、ＰチャネルトランジスタＰ１
０３はオンする。ここで、ＰチャネルトランジスタＰ１
０３の抵抗値が抵抗Ｒ１０１，Ｒ１０２に対して十分に
小さくなるように寸法を設定しておくことでほぼ外部電
源電圧Ｖccに等しい内部電源電圧ＶINT が得られる。逆
に、外部電源電圧Ｖccが高い場合には、電位ＶA は基準
電位Ｖref よりも高くなる。このときは差動増幅部１２
２の出力電圧ＶB はハイレベルになり、Ｐチャネルトラ
ンジスタＰ１０３がオフする。これにより、内部電源電
圧ＶINT のレベルは、抵抗Ｒ１０１，Ｒ１０２を介して
放電するため低下していく。ここで電位ＶA が基準電位
Ｖref よりも低くなると、ＰチャネルトランジスタＰ１
０３が再びオンするため、内部電源電圧ＶINT が一定の
レベルに保たれる。この結果電位ＶA が基準電位Ｖref
と等しくなる点で、内部電源電圧ＶINT が一定に保たれ
ることになる。
幅部１２２のＮチャネルトランジスタＮ１０１及びＮ１
０２のゲートにそれぞれ入力される。外部電源電圧Ｖcc
が低い場合を考えると、電位ＶA は差動基準電位Ｖref
よりも低い。このときは、差動増幅部１２２の出力電圧
ＶB はロウレベルになり、ＰチャネルトランジスタＰ１
０３はオンする。ここで、ＰチャネルトランジスタＰ１
０３の抵抗値が抵抗Ｒ１０１，Ｒ１０２に対して十分に
小さくなるように寸法を設定しておくことでほぼ外部電
源電圧Ｖccに等しい内部電源電圧ＶINT が得られる。逆
に、外部電源電圧Ｖccが高い場合には、電位ＶA は基準
電位Ｖref よりも高くなる。このときは差動増幅部１２
２の出力電圧ＶB はハイレベルになり、Ｐチャネルトラ
ンジスタＰ１０３がオフする。これにより、内部電源電
圧ＶINT のレベルは、抵抗Ｒ１０１，Ｒ１０２を介して
放電するため低下していく。ここで電位ＶA が基準電位
Ｖref よりも低くなると、ＰチャネルトランジスタＰ１
０３が再びオンするため、内部電源電圧ＶINT が一定の
レベルに保たれる。この結果電位ＶA が基準電位Ｖref
と等しくなる点で、内部電源電圧ＶINT が一定に保たれ
ることになる。
【００３１】このように、外部電源電圧Ｖccが低い場合
には基準電圧Ｖref ＞電位ＶA となり、ほぼ外部電源電
圧Ｖccに等しい内部電源電圧ＶINT が得られる。外部電
源電圧Ｖccが高い場合には、基準電圧Ｖref ＝電位ＶA
となる点で、内部電源電圧ＶINT は一定に保たれる。
には基準電圧Ｖref ＞電位ＶA となり、ほぼ外部電源電
圧Ｖccに等しい内部電源電圧ＶINT が得られる。外部電
源電圧Ｖccが高い場合には、基準電圧Ｖref ＝電位ＶA
となる点で、内部電源電圧ＶINT は一定に保たれる。
【００３２】次に、この内部電源降圧回路に用いられる
基準電位発生回路１２１の具体的な回路構成を図１８に
示す。この基準電位発生回路１２１は、回路１３１と回
路１３２とで構成されている。回路１３１は、外部電源
電圧Ｖccが０〜Ｖcur の範囲にあるときの基準電位Ｖre
f の特性を決定するものである。ここで、電圧Ｖcur
は、基準電位Ｖref が後述する回路１３２における電圧
ＶE と等しくなるときの外部電源電圧Ｖccに相当するも
のであり、この電圧から内部電源電圧ＶINT は図２に示
すように上昇する。また、回路１３２は、電源電圧Ｖcc
が電圧Ｖcur よりも大きい場合における基準電位Ｖref
の特性を決定するものである。回路１３１において、外
部電源電圧Ｖcc端子と接地電圧Ｖss端子との間に直列に
抵抗Ｒ１０３，Ｒ１０４とＰチャネルトランジスタＰ１
０４とが接続されており、抵抗Ｒ１０３とＲ１０４とを
接続するノードから電圧ＶC が発生する。ここで抵抗Ｒ
１０３の抵抗値は抵抗Ｒ１０４の抵抗値よりも十分大き
く設定されている。このため、電圧ＶC は外部電源電圧
Ｖccにほとんど依存せず一定のレベルになる。この電圧
ＶC が、ＰチャネルトランジスタＰ１０５及びＰ１０
６、ＮチャネルトランジスタＮ１０４〜Ｎ１０６で構成
された差動増幅部１４１に入力される。
基準電位発生回路１２１の具体的な回路構成を図１８に
示す。この基準電位発生回路１２１は、回路１３１と回
路１３２とで構成されている。回路１３１は、外部電源
電圧Ｖccが０〜Ｖcur の範囲にあるときの基準電位Ｖre
f の特性を決定するものである。ここで、電圧Ｖcur
は、基準電位Ｖref が後述する回路１３２における電圧
ＶE と等しくなるときの外部電源電圧Ｖccに相当するも
のであり、この電圧から内部電源電圧ＶINT は図２に示
すように上昇する。また、回路１３２は、電源電圧Ｖcc
が電圧Ｖcur よりも大きい場合における基準電位Ｖref
の特性を決定するものである。回路１３１において、外
部電源電圧Ｖcc端子と接地電圧Ｖss端子との間に直列に
抵抗Ｒ１０３，Ｒ１０４とＰチャネルトランジスタＰ１
０４とが接続されており、抵抗Ｒ１０３とＲ１０４とを
接続するノードから電圧ＶC が発生する。ここで抵抗Ｒ
１０３の抵抗値は抵抗Ｒ１０４の抵抗値よりも十分大き
く設定されている。このため、電圧ＶC は外部電源電圧
Ｖccにほとんど依存せず一定のレベルになる。この電圧
ＶC が、ＰチャネルトランジスタＰ１０５及びＰ１０
６、ＮチャネルトランジスタＮ１０４〜Ｎ１０６で構成
された差動増幅部１４１に入力される。
【００３３】また、外部電源電圧Ｖcc端子と接地電圧Ｖ
ss端子との間に、ＰチャネルトランジスタＰ１０７と、
抵抗Ｒ１０５とＲ１０６とが直列に接続されており、抵
抗Ｒ１０５とＲ１０６との間のノードより電圧ＶD が出
力される。この電圧ＶD とＶC とが差動増幅部１４１に
入力される。この回路１３１において、図１７における
回路と同様に、外部電源電圧Ｖccが高い場合には、Ｐチ
ャネルトランジスタＰ１０７と抵抗Ｒ１０５とを接続す
るノードから出力される基準電圧Ｖref は、一定の値に
保たれる。ただし、図１７における回路ではＰチャネル
トランジスタＰ１０３の抵抗値を抵抗Ｒ１０１，Ｒ１０
２よりも十分小さく設定しているが、回路１３１では逆
にＰチャネルトランジスタＰ１０７の抵抗値を大きく設
定している。これはＰチャネルトランジスタＰ１０７及
び抵抗Ｒ１０５と、抵抗Ｒ１０６とによる抵抗分割で、
電圧ＶD が設定できるようにするためである。回路１３
２は、抵抗Ｒ１０７及び抵抗Ｒ１０８と差動増幅部１４
２、駆動用トランジスタであるＰチャネルトランジスタ
Ｐ１０８を備えている。差動増幅部１４２には、抵抗Ｒ
１０７及び抵抗Ｒ１０８で外部電源電圧Ｖccが分割され
た電位ＶE と基準電圧Ｖref とが入力されて比較され
る。外部電源電圧Ｖccが０〜Ｖcur の範囲にあるときは
基準電圧Ｖref の方が電位ＶE より高くなる。
ss端子との間に、ＰチャネルトランジスタＰ１０７と、
抵抗Ｒ１０５とＲ１０６とが直列に接続されており、抵
抗Ｒ１０５とＲ１０６との間のノードより電圧ＶD が出
力される。この電圧ＶD とＶC とが差動増幅部１４１に
入力される。この回路１３１において、図１７における
回路と同様に、外部電源電圧Ｖccが高い場合には、Ｐチ
ャネルトランジスタＰ１０７と抵抗Ｒ１０５とを接続す
るノードから出力される基準電圧Ｖref は、一定の値に
保たれる。ただし、図１７における回路ではＰチャネル
トランジスタＰ１０３の抵抗値を抵抗Ｒ１０１，Ｒ１０
２よりも十分小さく設定しているが、回路１３１では逆
にＰチャネルトランジスタＰ１０７の抵抗値を大きく設
定している。これはＰチャネルトランジスタＰ１０７及
び抵抗Ｒ１０５と、抵抗Ｒ１０６とによる抵抗分割で、
電圧ＶD が設定できるようにするためである。回路１３
２は、抵抗Ｒ１０７及び抵抗Ｒ１０８と差動増幅部１４
２、駆動用トランジスタであるＰチャネルトランジスタ
Ｐ１０８を備えている。差動増幅部１４２には、抵抗Ｒ
１０７及び抵抗Ｒ１０８で外部電源電圧Ｖccが分割され
た電位ＶE と基準電圧Ｖref とが入力されて比較され
る。外部電源電圧Ｖccが０〜Ｖcur の範囲にあるときは
基準電圧Ｖref の方が電位ＶE より高くなる。
【００３４】この場合には、差動増幅部１４２の出力電
圧ＶG はハイレベルになり、ＰチャネルトランジスタＰ
１０８がオフする。これにより、基準電圧Ｖref のレベ
ルは回路１３１によってのみ決定される。外部電源電圧
Ｖccが電圧Ｖcur より高くなると、基準電圧Ｖref の方
が電位ＶE よりも低くなる。差動増幅部１４２の出力電
圧ＶG はロウレベルになり、ＰチャネルトランジスタＰ
１０８がオンする。ＰチャネルトランジスタＰ１０８が
オンすると、回路１３１の電圧ＶD が上昇する。これに
より、回路１３１の差動増幅部１４１の出力電圧ＶF は
ハイレベルになり、ＰチャネルトランジスタＰ１０７が
オフする。その結果、基準電圧Ｖref のレベルは、回路
１３２によって決定されることになる。外部電源電圧Ｖ
ccさらに上昇すると基準電圧Ｖref も上昇する。また、
外部電源電圧Ｖccが電圧Ｖcur より高い範囲で内部電源
電圧ＶINT が上昇している。これは、外部電源電圧Ｖcc
として５Ｖを用いる製品では、電圧使用範囲は４．５Ｖ
〜５．５Ｖであるが、これより高い電圧でバーイン試験
を行うためである。
圧ＶG はハイレベルになり、ＰチャネルトランジスタＰ
１０８がオフする。これにより、基準電圧Ｖref のレベ
ルは回路１３１によってのみ決定される。外部電源電圧
Ｖccが電圧Ｖcur より高くなると、基準電圧Ｖref の方
が電位ＶE よりも低くなる。差動増幅部１４２の出力電
圧ＶG はロウレベルになり、ＰチャネルトランジスタＰ
１０８がオンする。ＰチャネルトランジスタＰ１０８が
オンすると、回路１３１の電圧ＶD が上昇する。これに
より、回路１３１の差動増幅部１４１の出力電圧ＶF は
ハイレベルになり、ＰチャネルトランジスタＰ１０７が
オフする。その結果、基準電圧Ｖref のレベルは、回路
１３２によって決定されることになる。外部電源電圧Ｖ
ccさらに上昇すると基準電圧Ｖref も上昇する。また、
外部電源電圧Ｖccが電圧Ｖcur より高い範囲で内部電源
電圧ＶINT が上昇している。これは、外部電源電圧Ｖcc
として５Ｖを用いる製品では、電圧使用範囲は４．５Ｖ
〜５．５Ｖであるが、これより高い電圧でバーイン試験
を行うためである。
【００３５】次に、図３を参照して第２の実施例を説明
する。図３（ａ）に、ハイレベル出力とロウレベル出力
を有する出力回路を備えた半導体集積回路装置の回路構
成を示し、この出力回路に用いる制御電圧φ２を発生す
る制御電圧発生回路を図３（ｂ）に示す。この出力回路
は、図１（ｂ）に示された制御電圧発生回路１と図３
（ｂ）に示された制御電圧発生回路２を用いる。この制
御電圧発生回路２は、外部電源電圧Ｖcc端子に接続され
た抵抗Ｒ２と、この抵抗と直列に接続されたＮチャネル
トランジスタＮ４とを備え、トランジスタＮ４のゲート
には、制御電圧発生回路１から出力された制御電圧φ１
が入力される。そして、制御電圧φ２はトランジスタＮ
４と抵抗Ｒ２の中間タップより取り出される。すでに第
１の実施例で述べたように制御電圧発生回路１から出力
される制御電圧φ１は、外部電源電圧Ｖccの上昇に伴っ
てアナログ的に連続して上昇していくので制御電圧φ２
はその逆相で変化する。この出力回路は、図１と同様に
ＰチャネルトランジスタＰ２と、Ｐチャネルトランジス
タＰ３と、ＰチャネルトランジスタＰ４を有し、さら
に、トランジスタＰ２に直列に接続されたＮチャネルト
ランジスタＮ１と、トランジスタＮ１に並列にトランジ
スタＰ２と直列に接続されたＮチャネルトランジスタＮ
３と、トランジスタＮ３と直列に接続されたＮチャネル
トランジスタＮ２とを備えている。
する。図３（ａ）に、ハイレベル出力とロウレベル出力
を有する出力回路を備えた半導体集積回路装置の回路構
成を示し、この出力回路に用いる制御電圧φ２を発生す
る制御電圧発生回路を図３（ｂ）に示す。この出力回路
は、図１（ｂ）に示された制御電圧発生回路１と図３
（ｂ）に示された制御電圧発生回路２を用いる。この制
御電圧発生回路２は、外部電源電圧Ｖcc端子に接続され
た抵抗Ｒ２と、この抵抗と直列に接続されたＮチャネル
トランジスタＮ４とを備え、トランジスタＮ４のゲート
には、制御電圧発生回路１から出力された制御電圧φ１
が入力される。そして、制御電圧φ２はトランジスタＮ
４と抵抗Ｒ２の中間タップより取り出される。すでに第
１の実施例で述べたように制御電圧発生回路１から出力
される制御電圧φ１は、外部電源電圧Ｖccの上昇に伴っ
てアナログ的に連続して上昇していくので制御電圧φ２
はその逆相で変化する。この出力回路は、図１と同様に
ＰチャネルトランジスタＰ２と、Ｐチャネルトランジス
タＰ３と、ＰチャネルトランジスタＰ４を有し、さら
に、トランジスタＰ２に直列に接続されたＮチャネルト
ランジスタＮ１と、トランジスタＮ１に並列にトランジ
スタＰ２と直列に接続されたＮチャネルトランジスタＮ
３と、トランジスタＮ３と直列に接続されたＮチャネル
トランジスタＮ２とを備えている。
【００３６】トランジスタＰ２，Ｐ３，Ｎ１，Ｎ３のド
レインは、入出力端子（Ｉ／Ｏパッド）４に接続されて
いる。そしてトランジスタＰ２は、ハイレベル
（“１”）出力の全電圧動作出力部５を構成し、トラン
ジスタＰ３、Ｐ４は、ハイレベル出力の低電圧動作出力
部６を構成している。また、トランジスタＮ１は、ロウ
レベル（“０”）出力の全電圧動作出力部５１を構成
し、トランジスタＮ２、Ｎ３は、ロウレベル出力の低電
圧動作出力部６１を構成している。ハイレベル出力用ト
ランジスタＰ２とロウレベル出力用トランジスタＮ１は
外部電源電圧に依存せず、データ出力制御回路３のハイ
レベルデータ信号φＨ及びロウレベルデータ信号φＬに
より常時動作する。一方、データ信号φＨにより制御さ
れるトランジスタＰ３に直列に接続されたトランジスタ
Ｐ４の制御に、図２に示されたような外部電源電圧依存
性を有する制御電圧φ１を用いれば、外部電源電圧が所
定の電圧に達しない低電圧時では前記トランジスタＰ４
は完全にオン状態となり、出力トランジスタのコンダク
タンスを大きくすることができる。低電圧と高電圧の切
り替わり点近傍では、制御電圧φ１がアナログ的に連続
して変化するために切り替わり点近傍での急激なコンダ
クタンス変化を低減できる。その結果、出力ノイズなど
の影響が大幅に改善することが可能になる。
レインは、入出力端子（Ｉ／Ｏパッド）４に接続されて
いる。そしてトランジスタＰ２は、ハイレベル
（“１”）出力の全電圧動作出力部５を構成し、トラン
ジスタＰ３、Ｐ４は、ハイレベル出力の低電圧動作出力
部６を構成している。また、トランジスタＮ１は、ロウ
レベル（“０”）出力の全電圧動作出力部５１を構成
し、トランジスタＮ２、Ｎ３は、ロウレベル出力の低電
圧動作出力部６１を構成している。ハイレベル出力用ト
ランジスタＰ２とロウレベル出力用トランジスタＮ１は
外部電源電圧に依存せず、データ出力制御回路３のハイ
レベルデータ信号φＨ及びロウレベルデータ信号φＬに
より常時動作する。一方、データ信号φＨにより制御さ
れるトランジスタＰ３に直列に接続されたトランジスタ
Ｐ４の制御に、図２に示されたような外部電源電圧依存
性を有する制御電圧φ１を用いれば、外部電源電圧が所
定の電圧に達しない低電圧時では前記トランジスタＰ４
は完全にオン状態となり、出力トランジスタのコンダク
タンスを大きくすることができる。低電圧と高電圧の切
り替わり点近傍では、制御電圧φ１がアナログ的に連続
して変化するために切り替わり点近傍での急激なコンダ
クタンス変化を低減できる。その結果、出力ノイズなど
の影響が大幅に改善することが可能になる。
【００３７】さらに、外部電源電圧が上昇すると、制御
電圧φ１のレベルは外部電源電圧Ｖccとほぼ等しくなる
ので、トランジスタＰ４は完全にカットオフし、高電圧
時に出力トランジスタのコンダクタンスを下げて出力ノ
イズを低減化することができる。また、ロウレベル出力
の場合も同様に応用することができる。この場合には、
データ信号φＬにより制御されるトランジスタＮ３に直
列に接続されたトランジスタＮ２を図１（ｂ）に示す制
御電圧φ１と逆相の図３（ｂ）に示す制御電圧φ２で制
御する。
電圧φ１のレベルは外部電源電圧Ｖccとほぼ等しくなる
ので、トランジスタＰ４は完全にカットオフし、高電圧
時に出力トランジスタのコンダクタンスを下げて出力ノ
イズを低減化することができる。また、ロウレベル出力
の場合も同様に応用することができる。この場合には、
データ信号φＬにより制御されるトランジスタＮ３に直
列に接続されたトランジスタＮ２を図１（ｂ）に示す制
御電圧φ１と逆相の図３（ｂ）に示す制御電圧φ２で制
御する。
【００３８】次に、図４及び図５を参照して第３の実施
例を説明する。図４は、本実施例において用いられる制
御電圧発生回路の回路構成図、図５は、この制御電圧発
生回路から発生される制御電圧の外部電源電圧依存性を
示す特性図である。この制御電圧発生回路は、ソースに
外部電源電圧Ｖcc、ゲートに内部電源電圧ＶINT を入力
されるＰチャネルトランジスタＰ１と、同じくソースに
外部電源電圧Ｖcc、ゲートに内部電源電圧ＶINT を入力
されるＰチャネルトランジスタＰ８と、一端がトランジ
スタＰ１，Ｐ８のドレインに直列接続され、他端が接地
電圧Ｖss端子に接続された抵抗Ｒ１とを備えている。そ
して、制御電圧φ１はトランジスタＰ１，Ｐ８と抵抗Ｒ
１の中間タップより取り出される。前述のように、トラ
ンジスタのゲート−ソース間電圧Ｖgs（Ｖcc−ＶINT ）
がそのトランジスタのしきい値電圧より小さい領域では
カットオフしているため、制御電圧φ１の電圧はロウレ
ベルとなる。このＶcc−ＶINT が、トランジスタのしき
い値電圧以上になるとオンし始める。このオンし始める
領域では、トランジスタのコンダクタンスが小さいた
め、制御電圧φ１はトランジスタと抵抗との分圧比によ
って決定される。
例を説明する。図４は、本実施例において用いられる制
御電圧発生回路の回路構成図、図５は、この制御電圧発
生回路から発生される制御電圧の外部電源電圧依存性を
示す特性図である。この制御電圧発生回路は、ソースに
外部電源電圧Ｖcc、ゲートに内部電源電圧ＶINT を入力
されるＰチャネルトランジスタＰ１と、同じくソースに
外部電源電圧Ｖcc、ゲートに内部電源電圧ＶINT を入力
されるＰチャネルトランジスタＰ８と、一端がトランジ
スタＰ１，Ｐ８のドレインに直列接続され、他端が接地
電圧Ｖss端子に接続された抵抗Ｒ１とを備えている。そ
して、制御電圧φ１はトランジスタＰ１，Ｐ８と抵抗Ｒ
１の中間タップより取り出される。前述のように、トラ
ンジスタのゲート−ソース間電圧Ｖgs（Ｖcc−ＶINT ）
がそのトランジスタのしきい値電圧より小さい領域では
カットオフしているため、制御電圧φ１の電圧はロウレ
ベルとなる。このＶcc−ＶINT が、トランジスタのしき
い値電圧以上になるとオンし始める。このオンし始める
領域では、トランジスタのコンダクタンスが小さいた
め、制御電圧φ１はトランジスタと抵抗との分圧比によ
って決定される。
【００３９】従って、トランジスタのゲート電圧の上昇
に伴ってトランジスタのコンダクタンスが大きくなるた
め、結果的に外部電源電圧Ｖccの上昇に連動してアナロ
グ的に制御電圧φ１の電圧が上昇していく。さらに外部
電源電圧Ｖccが高くなると、トランジスタのゲート電圧
が充分高くなり、トランジスタの抵抗が抵抗Ｒ１に比べ
無視できるようになる。ここにおいて、トランジスタに
よる電圧降下分がほぼ無くなることから、制御電圧φ１
のレベルは外部電源電圧Ｖccのレベルとほぼ等しくな
る。本実施例では、このトランジスタとしてしきい値電
圧が互いに異なるそれぞれＶt1及びＶt2であるトランジ
スタＰ１，Ｐ８を用いている。例えば、｜Ｖt1｜＜｜Ｖ
t2｜とすると、トランジスタのゲート−ソース間電圧
（Ｖcc−ＶINT ）は、トランジスタＰ１，Ｐ８のしきい
値電圧｜Ｖt1｜、｜Ｖt2｜より小さい領域では２つのト
ランジスタはカットオフしているので、基準電圧φ１
は、ロウレベルになる。このＶcc−ＶINT がトランジス
タＰ１のしきい値電圧Ｖt1より大きく、トランジスタＰ
８のしきい値電圧Ｖt2より小さい領域では、トランジス
タＰ１のみがオンし始めるので、制御電圧φ１は図５に
示すように緩やかに上昇し始める。
に伴ってトランジスタのコンダクタンスが大きくなるた
め、結果的に外部電源電圧Ｖccの上昇に連動してアナロ
グ的に制御電圧φ１の電圧が上昇していく。さらに外部
電源電圧Ｖccが高くなると、トランジスタのゲート電圧
が充分高くなり、トランジスタの抵抗が抵抗Ｒ１に比べ
無視できるようになる。ここにおいて、トランジスタに
よる電圧降下分がほぼ無くなることから、制御電圧φ１
のレベルは外部電源電圧Ｖccのレベルとほぼ等しくな
る。本実施例では、このトランジスタとしてしきい値電
圧が互いに異なるそれぞれＶt1及びＶt2であるトランジ
スタＰ１，Ｐ８を用いている。例えば、｜Ｖt1｜＜｜Ｖ
t2｜とすると、トランジスタのゲート−ソース間電圧
（Ｖcc−ＶINT ）は、トランジスタＰ１，Ｐ８のしきい
値電圧｜Ｖt1｜、｜Ｖt2｜より小さい領域では２つのト
ランジスタはカットオフしているので、基準電圧φ１
は、ロウレベルになる。このＶcc−ＶINT がトランジス
タＰ１のしきい値電圧Ｖt1より大きく、トランジスタＰ
８のしきい値電圧Ｖt2より小さい領域では、トランジス
タＰ１のみがオンし始めるので、制御電圧φ１は図５に
示すように緩やかに上昇し始める。
【００４０】Ｖcc−ＶINT がいずれのしきい値電圧より
大きくなると、トランジスタＰ８もオンし始め、外部電
源電圧Ｖccが十分高くなると、両トランジスタＰ１，Ｐ
８のゲート電圧が十分高くなり、トランジスタの分圧が
ゼロに近くなって制御電圧φ１のレベルは、外部電源電
圧Ｖccのレベルとほぼ等しくなる。したがって、制御電
圧φ１の上昇傾向は、前の領域より更に急になる。この
実施例ではトランジスタとして２つ用いているが、もっ
と多く用いても良い。数を増やすと、制御電圧の上昇は
始めは緩やかに変化し、外部電源電圧にほぼ等しくなる
付近では急上昇するように曲線的に変化させることがで
きる。このように複数のトランジスタを用いることによ
り、トランジスタのコンダクタンスの変化に不連続点が
生じるようなおそれはなくなり、高電圧動作領域で完全
にオフさせることができる。この制御電圧は、内部電源
駆動用やデータ出力用トランジスタに適用することがで
きる。
大きくなると、トランジスタＰ８もオンし始め、外部電
源電圧Ｖccが十分高くなると、両トランジスタＰ１，Ｐ
８のゲート電圧が十分高くなり、トランジスタの分圧が
ゼロに近くなって制御電圧φ１のレベルは、外部電源電
圧Ｖccのレベルとほぼ等しくなる。したがって、制御電
圧φ１の上昇傾向は、前の領域より更に急になる。この
実施例ではトランジスタとして２つ用いているが、もっ
と多く用いても良い。数を増やすと、制御電圧の上昇は
始めは緩やかに変化し、外部電源電圧にほぼ等しくなる
付近では急上昇するように曲線的に変化させることがで
きる。このように複数のトランジスタを用いることによ
り、トランジスタのコンダクタンスの変化に不連続点が
生じるようなおそれはなくなり、高電圧動作領域で完全
にオフさせることができる。この制御電圧は、内部電源
駆動用やデータ出力用トランジスタに適用することがで
きる。
【００４１】次に、図６を参照して第４の実施例を説明
する。この図６は、ロウレベル出力を有する出力回路を
備えた半導体集積回路装置の回路構成図である。この出
力回路に用いる制御電圧φ２は、例えば図３（ｂ）に示
す制御電圧発生回路を用い、制御電圧φ１は、例えば図
２もしくは図５に示す特性を有する図１（ｂ）の制御電
圧発生回路を用いる。この出力回路は、Ｎチャネルトラ
ンジスタＮ１と、トランジスタＮ１に並列に接続された
ＮチャネルトランジスタＮ３と、トランジスタＮ３と直
列に接続されたＮチャネルトランジスタＮ２とを備えて
いる。トランジスタＮ１，Ｎ３のドレインは入出力端子
４に接続されている。また、トランジスタＮ１はロウレ
ベル出力の全電圧動作出力部５１を構成し、トランジス
タＮ２，Ｎ３は、ロウレベル出力の低電圧動作出力部６
１を構成している。ロウレベル出力用トランジスタＮ１
は、外部電源電圧に依存せず、データ出力制御回路３の
ロウレベルデータ信号φＬにより常時動作する。データ
信号φＬで制御されるトランジスタＮ３に直列接続され
たトランジスタＮ２は、制御電圧φ１とは逆相の制御電
圧φ２で制御される。外部電源電圧が低電圧と高電圧の
切り替わり点近傍では、制御電圧φ２がアナログ的に連
続して変化するために切り替わり点近傍での急激なコン
ダクタンス変化を低減できる。その結果、出力ノイズな
どの影響を大幅に改善することが可能である。さらに、
外部電源電圧が上昇すると、前記トランジスタＮ２は完
全にカットオフし、出力回路は、低電圧動作出力部は動
作しなくなる。
する。この図６は、ロウレベル出力を有する出力回路を
備えた半導体集積回路装置の回路構成図である。この出
力回路に用いる制御電圧φ２は、例えば図３（ｂ）に示
す制御電圧発生回路を用い、制御電圧φ１は、例えば図
２もしくは図５に示す特性を有する図１（ｂ）の制御電
圧発生回路を用いる。この出力回路は、Ｎチャネルトラ
ンジスタＮ１と、トランジスタＮ１に並列に接続された
ＮチャネルトランジスタＮ３と、トランジスタＮ３と直
列に接続されたＮチャネルトランジスタＮ２とを備えて
いる。トランジスタＮ１，Ｎ３のドレインは入出力端子
４に接続されている。また、トランジスタＮ１はロウレ
ベル出力の全電圧動作出力部５１を構成し、トランジス
タＮ２，Ｎ３は、ロウレベル出力の低電圧動作出力部６
１を構成している。ロウレベル出力用トランジスタＮ１
は、外部電源電圧に依存せず、データ出力制御回路３の
ロウレベルデータ信号φＬにより常時動作する。データ
信号φＬで制御されるトランジスタＮ３に直列接続され
たトランジスタＮ２は、制御電圧φ１とは逆相の制御電
圧φ２で制御される。外部電源電圧が低電圧と高電圧の
切り替わり点近傍では、制御電圧φ２がアナログ的に連
続して変化するために切り替わり点近傍での急激なコン
ダクタンス変化を低減できる。その結果、出力ノイズな
どの影響を大幅に改善することが可能である。さらに、
外部電源電圧が上昇すると、前記トランジスタＮ２は完
全にカットオフし、出力回路は、低電圧動作出力部は動
作しなくなる。
【００４２】本発明の第５の実施例について、次に説明
する。上述した第１の実施例では、図１に示されたよう
に出力回路がＰチャネルトランジスタＰ２を有する全電
圧動作出力部５とＰチャネルトランジスタＰ３及びＰ４
を有する低電圧動作出力部６とを備えていた。これらの
出力トランジスタは寸法を大きくする必要があり、３つ
形成すると素子面積は大きくなる。
する。上述した第１の実施例では、図１に示されたよう
に出力回路がＰチャネルトランジスタＰ２を有する全電
圧動作出力部５とＰチャネルトランジスタＰ３及びＰ４
を有する低電圧動作出力部６とを備えていた。これらの
出力トランジスタは寸法を大きくする必要があり、３つ
形成すると素子面積は大きくなる。
【００４３】本実施例は、図７に示されたように出力回
路としてＰチャネルトランジスタＰ２を一つ備えてい
る。このＰチャネルトランジスタＰ２のゲートに入力す
る制御信号φ４には、データ出力制御回路３から出力さ
れるデータ信号φＨと、ＰチャネルトランジスタＰ２の
コンダクタンスが低電圧時に大きくなるように制御する
制御信号ＶINT とを合成した特性を持たせる必要があ
る。このような制御信号φ４を生成する回路が制御回路
１３である。
路としてＰチャネルトランジスタＰ２を一つ備えてい
る。このＰチャネルトランジスタＰ２のゲートに入力す
る制御信号φ４には、データ出力制御回路３から出力さ
れるデータ信号φＨと、ＰチャネルトランジスタＰ２の
コンダクタンスが低電圧時に大きくなるように制御する
制御信号ＶINT とを合成した特性を持たせる必要があ
る。このような制御信号φ４を生成する回路が制御回路
１３である。
【００４４】この制御回路１３は、データ出力制御回路
３から出力されたデータ信号φＨを入力されるＰチャネ
ルトランジスタＰ３１及びＮチャネルトランジスタＮ３
１から成るインバータＩＮ１と、このインバータＩＮ１
の出力端子に入力端子が接続されＰチャネルトランジス
タＰ２のゲートに出力端子が接続されたＰチャネルトラ
ンジスタＰ３２及びＮチャネルトランジスタＮ３２から
成るインバータＩＮ２と、ＮチャネルトランジスタＮ３
２のソースに制御信号φ３を入力するための内部降圧回
路９、ＰチャネルトランジスタＰ１及び抵抗Ｒ１から成
る回路を有している。ここで、制御信号ＶINT を生成す
る内部降圧回路９、ＰチャネルトランジスタＰ１及び抵
抗Ｒ１から成る回路の構成は、図１（ｂ）に示された内
部電源降圧回路と同一である。
３から出力されたデータ信号φＨを入力されるＰチャネ
ルトランジスタＰ３１及びＮチャネルトランジスタＮ３
１から成るインバータＩＮ１と、このインバータＩＮ１
の出力端子に入力端子が接続されＰチャネルトランジス
タＰ２のゲートに出力端子が接続されたＰチャネルトラ
ンジスタＰ３２及びＮチャネルトランジスタＮ３２から
成るインバータＩＮ２と、ＮチャネルトランジスタＮ３
２のソースに制御信号φ３を入力するための内部降圧回
路９、ＰチャネルトランジスタＰ１及び抵抗Ｒ１から成
る回路を有している。ここで、制御信号ＶINT を生成す
る内部降圧回路９、ＰチャネルトランジスタＰ１及び抵
抗Ｒ１から成る回路の構成は、図１（ｂ）に示された内
部電源降圧回路と同一である。
【００４５】図１１に、内部電源電圧ＶINT 及び制御信
号φ３の外部電源電圧Ｖccに対する変化を示す。内部電
源電圧ＶINT は、図２を用いて上述したように低電圧領
域では外部電源電圧Ｖccとほぼ同様に変化し、所定値以
上になると一定レベルを維持し、外部電源電圧Ｖccが所
定値以上の高電圧領域では外部電源電圧Ｖccとほぼ同様
に変化する。また、このような内部電源電圧ＶINT をゲ
ートに入力されるＰチャネルトランジスタＰ１と抵抗Ｒ
１とを接続するノードから出力される制御信号φ３は、
低電圧領域ではほぼ０Ｖに等しく、高電圧領域では外部
電源電圧領域Ｖccの上昇に伴い直線的に増加する特性を
有する。このような制御信号φ３をインバータＩＮ２の
ＮチャネルトランジスタＮ３２のソースに入力すると、
低電圧領域では通常のインバータとほぼ同様に動作し、
ＰチャネルトランジスタＰ２のゲートにはデータ出力制
御回路３から出力されたデータ信号φＨとほぼ同様なデ
ータ信号φ４を与える。高電圧領域になると、インバー
タＩＮ２のＮチャネルトランジスタＮ３２のソース電位
が次第に上昇していくため、このインバータＩＮ２から
出力されるデータ信号φ４の電圧はデータ出力制御回路
３から出力される本来のデータ信号φＨよりも電位がや
や高いものとなっていく。よって、このデータ信号φ４
をゲートに入力されたＰチャネルトランジスタＰ２の駆
動能力は、外部電源電圧Ｖccが低電圧のとき高く、高電
圧になると徐々に低下していく。この結果、出力回路を
１つのＰチャネルトランジスタＰ２で構成することがで
き、素子面積を縮小することが可能となる。
号φ３の外部電源電圧Ｖccに対する変化を示す。内部電
源電圧ＶINT は、図２を用いて上述したように低電圧領
域では外部電源電圧Ｖccとほぼ同様に変化し、所定値以
上になると一定レベルを維持し、外部電源電圧Ｖccが所
定値以上の高電圧領域では外部電源電圧Ｖccとほぼ同様
に変化する。また、このような内部電源電圧ＶINT をゲ
ートに入力されるＰチャネルトランジスタＰ１と抵抗Ｒ
１とを接続するノードから出力される制御信号φ３は、
低電圧領域ではほぼ０Ｖに等しく、高電圧領域では外部
電源電圧領域Ｖccの上昇に伴い直線的に増加する特性を
有する。このような制御信号φ３をインバータＩＮ２の
ＮチャネルトランジスタＮ３２のソースに入力すると、
低電圧領域では通常のインバータとほぼ同様に動作し、
ＰチャネルトランジスタＰ２のゲートにはデータ出力制
御回路３から出力されたデータ信号φＨとほぼ同様なデ
ータ信号φ４を与える。高電圧領域になると、インバー
タＩＮ２のＮチャネルトランジスタＮ３２のソース電位
が次第に上昇していくため、このインバータＩＮ２から
出力されるデータ信号φ４の電圧はデータ出力制御回路
３から出力される本来のデータ信号φＨよりも電位がや
や高いものとなっていく。よって、このデータ信号φ４
をゲートに入力されたＰチャネルトランジスタＰ２の駆
動能力は、外部電源電圧Ｖccが低電圧のとき高く、高電
圧になると徐々に低下していく。この結果、出力回路を
１つのＰチャネルトランジスタＰ２で構成することがで
き、素子面積を縮小することが可能となる。
【００４６】ここで、図１１において制御信号φ３が外
部電源電圧Ｖccが高電圧になるにつれて上昇していき、
外部電源電圧Ｖccとレベルが一致するようになると、イ
ンバータＩＮ２はもはやインバータとして動作しなくな
る。この結果、ＰチャネルトランジスタＰ２には全くデ
ータ信号φ４は入力されなくなる。このような現象を回
避するためには、制御信号φ３が外部電源電圧Ｖccより
も低いレベルを保つようにする必要がある。
部電源電圧Ｖccが高電圧になるにつれて上昇していき、
外部電源電圧Ｖccとレベルが一致するようになると、イ
ンバータＩＮ２はもはやインバータとして動作しなくな
る。この結果、ＰチャネルトランジスタＰ２には全くデ
ータ信号φ４は入力されなくなる。このような現象を回
避するためには、制御信号φ３が外部電源電圧Ｖccより
も低いレベルを保つようにする必要がある。
【００４７】図８に示された第６の実施例では、Ｐチャ
ネルトランジスタＰ１のソースと抵抗Ｒ１の一端との間
に抵抗Ｒ３が付加されており、この抵抗Ｒ３と抵抗Ｒ１
との接続ノードより制御信号φ３を取り出すようにして
いる。このように抵抗Ｒ３を付加することで、制御信号
φ３は外部電源電圧Ｖccよりも低いレベルを維持するこ
とができ、インバータＩＮ２の動作が保証され、トラン
ジスタＰ２へのデータ信号φ４の入力が高電圧時にも可
能になる。
ネルトランジスタＰ１のソースと抵抗Ｒ１の一端との間
に抵抗Ｒ３が付加されており、この抵抗Ｒ３と抵抗Ｒ１
との接続ノードより制御信号φ３を取り出すようにして
いる。このように抵抗Ｒ３を付加することで、制御信号
φ３は外部電源電圧Ｖccよりも低いレベルを維持するこ
とができ、インバータＩＮ２の動作が保証され、トラン
ジスタＰ２へのデータ信号φ４の入力が高電圧時にも可
能になる。
【００４８】図９に示された第７の実施例は、抵抗Ｒ３
の替わりにＰチャネルトランジスタＰ３３を用いている
点が第６の実施例と相違する。Ｐチャネルトランジスタ
Ｐ３３は抵抗素子として用いられ、ゲートにはＰチャネ
ルトランジスタＰ１と同様に制御信号ＶINT が入力され
る。
の替わりにＰチャネルトランジスタＰ３３を用いている
点が第６の実施例と相違する。Ｐチャネルトランジスタ
Ｐ３３は抵抗素子として用いられ、ゲートにはＰチャネ
ルトランジスタＰ１と同様に制御信号ＶINT が入力され
る。
【００４９】図１０に示された第８の実施例は、第５〜
第７の実施例におけるインバータＩＮ１及びＩＮ２の替
わりにＰチャネルトランジスタＰ３４及びＰ３５、イン
バータＩＮ３、ＮチャネルトランジスタＮ３３及びＮ３
４から成る回路を用いている。データ出力制御回路３か
ら出力されたデータ信号φＨはＰチャネルトランジスタ
Ｐ３４のゲートに入力され、さらにインバータＩＮ３で
反転されたデータ信号／φＨがＰチャネルトランジスタ
Ｐ３５のゲートに入力される。抵抗Ｒ３と抵抗Ｒ４との
接続ノードから生成された制御信号φ３は、Ｎチャネル
トランジスタＮ３３及びＮ３４のソースに入力される。
ＰチャネルトランジスタＰ３５のドレインとＮチャネル
トランジスタＮ３４のドレイン、及びＮチャネルトラン
ジスタＮ３３のゲートが接続されたノードから制御信号
φ４が出力され、ＰチャネルトランジスタＰ２のゲート
に入力される。これにより、第５〜第７の実施例と同様
に低電圧時には高電圧時よりもＰチャネルトランジスタ
Ｐ２の駆動能力を高めるようにしてデータの出力を行う
ことができる。
第７の実施例におけるインバータＩＮ１及びＩＮ２の替
わりにＰチャネルトランジスタＰ３４及びＰ３５、イン
バータＩＮ３、ＮチャネルトランジスタＮ３３及びＮ３
４から成る回路を用いている。データ出力制御回路３か
ら出力されたデータ信号φＨはＰチャネルトランジスタ
Ｐ３４のゲートに入力され、さらにインバータＩＮ３で
反転されたデータ信号／φＨがＰチャネルトランジスタ
Ｐ３５のゲートに入力される。抵抗Ｒ３と抵抗Ｒ４との
接続ノードから生成された制御信号φ３は、Ｎチャネル
トランジスタＮ３３及びＮ３４のソースに入力される。
ＰチャネルトランジスタＰ３５のドレインとＮチャネル
トランジスタＮ３４のドレイン、及びＮチャネルトラン
ジスタＮ３３のゲートが接続されたノードから制御信号
φ４が出力され、ＰチャネルトランジスタＰ２のゲート
に入力される。これにより、第５〜第７の実施例と同様
に低電圧時には高電圧時よりもＰチャネルトランジスタ
Ｐ２の駆動能力を高めるようにしてデータの出力を行う
ことができる。
【００５０】上述した第５〜第８の実施例は、出力回路
として１つのＰチャネルトランジスタＰ２を用いてい
る。これに対し、図１２に示された第９の実施例では、
二つのＰチャネルトランジスタＰ２及びＰ３６を用いて
いる。ＰチャネルトランジスタＰ２及びＰ３６は、外部
電源電圧Ｖcc端子と入出力端子４との間に並列に接続さ
れている。
として１つのＰチャネルトランジスタＰ２を用いてい
る。これに対し、図１２に示された第９の実施例では、
二つのＰチャネルトランジスタＰ２及びＰ３６を用いて
いる。ＰチャネルトランジスタＰ２及びＰ３６は、外部
電源電圧Ｖcc端子と入出力端子４との間に並列に接続さ
れている。
【００５１】データ出力制御回路３から出力されたデー
タ信号φＨが、図７を用いて説明した制御回路１３に入
力され、制御信号φ４が生成されてＰチャネルトランジ
スタＰ２のゲートに入力される。これにより、Ｐチャネ
ルトランジスタＰ２は外部電源電圧Ｖccが低電圧の時に
高電圧の時よりも高い駆動能力を持つように制御された
状態で、ソースから出力を行う。また、データ出力制御
回路３から出力されたデータ信号φＨはＰチャネルトラ
ンジスタＰ３６のゲートにも入力される。これにより、
入出力端子４は二つのＰチャネルトランジスタＰ２及び
Ｐ３６のソースから出力された電流を合計したものによ
り充電され、データが出力される。
タ信号φＨが、図７を用いて説明した制御回路１３に入
力され、制御信号φ４が生成されてＰチャネルトランジ
スタＰ２のゲートに入力される。これにより、Ｐチャネ
ルトランジスタＰ２は外部電源電圧Ｖccが低電圧の時に
高電圧の時よりも高い駆動能力を持つように制御された
状態で、ソースから出力を行う。また、データ出力制御
回路３から出力されたデータ信号φＨはＰチャネルトラ
ンジスタＰ３６のゲートにも入力される。これにより、
入出力端子４は二つのＰチャネルトランジスタＰ２及び
Ｐ３６のソースから出力された電流を合計したものによ
り充電され、データが出力される。
【００５２】次に、図１３を参照して第１０の実施例を
説明する。この図１３は、図２もしくは図５に示す特性
を有する制御電圧φ１を利用した内部電源降圧回路図で
あって、外部電源電圧Ｖccを受ける内部降圧電源駆動用
トランジスタとの内部降圧制御回路の概略図を示したも
のである。この回路は、ソースが外部電源電圧Ｖcc端
子、ゲートが制御電圧発生回路１に接続されたＰチャネ
ルトランジスタＰ７と、トランジスタＰ７のドレインに
ソースが接続され、ゲートに内部降圧制御回路７が接続
されたＰチャネルトランジスタＰ６と、ソースが外部電
源電圧Ｖcc端子、ゲートが内部降圧制御回路７に接続さ
れたＰチャネルトランジスタＰ５とを有し、トランジス
タＰ５，Ｐ６のドレインから内部電源電圧ＶINT が出力
される。トランジスタＰ５は、外部電源電圧に依存せず
に動作する。トランジスタＰ７は外部電源電圧が所定電
圧よりも低い場合のみ動作し、制御電圧発生回路１から
のゲート信号φ１によって制御される。また、この回路
はトランジスタＰ５を有する高電圧動作領域５とトラン
ジスタＰ６，Ｐ７を有する低電圧動作領域６とを備えて
いる。内部電源駆動用トランジスタＰ５は、内部降圧制
御回路７からの制御信号φＤのみにより制御される。
説明する。この図１３は、図２もしくは図５に示す特性
を有する制御電圧φ１を利用した内部電源降圧回路図で
あって、外部電源電圧Ｖccを受ける内部降圧電源駆動用
トランジスタとの内部降圧制御回路の概略図を示したも
のである。この回路は、ソースが外部電源電圧Ｖcc端
子、ゲートが制御電圧発生回路１に接続されたＰチャネ
ルトランジスタＰ７と、トランジスタＰ７のドレインに
ソースが接続され、ゲートに内部降圧制御回路７が接続
されたＰチャネルトランジスタＰ６と、ソースが外部電
源電圧Ｖcc端子、ゲートが内部降圧制御回路７に接続さ
れたＰチャネルトランジスタＰ５とを有し、トランジス
タＰ５，Ｐ６のドレインから内部電源電圧ＶINT が出力
される。トランジスタＰ５は、外部電源電圧に依存せず
に動作する。トランジスタＰ７は外部電源電圧が所定電
圧よりも低い場合のみ動作し、制御電圧発生回路１から
のゲート信号φ１によって制御される。また、この回路
はトランジスタＰ５を有する高電圧動作領域５とトラン
ジスタＰ６，Ｐ７を有する低電圧動作領域６とを備えて
いる。内部電源駆動用トランジスタＰ５は、内部降圧制
御回路７からの制御信号φＤのみにより制御される。
【００５３】制御信号φＤにより制御されるトランジス
タＰ７のゲートに制御電圧φ１を入力することにより、
第１の実施例と同様に低電圧と高電圧の切り替わり点で
の内部降圧電源駆動用トランジスタの急激なコンダクタ
ンス変化による内部降圧電圧の急激な変化並びにスイッ
チングノイズを防ぎ、マージンを確保した動作の実現が
可能となる。この内部電源降圧回路は、図６に示すよう
なＮチャネルトランジスタを用いた出力回路にも適用す
ることができる。
タＰ７のゲートに制御電圧φ１を入力することにより、
第１の実施例と同様に低電圧と高電圧の切り替わり点で
の内部降圧電源駆動用トランジスタの急激なコンダクタ
ンス変化による内部降圧電圧の急激な変化並びにスイッ
チングノイズを防ぎ、マージンを確保した動作の実現が
可能となる。この内部電源降圧回路は、図６に示すよう
なＮチャネルトランジスタを用いた出力回路にも適用す
ることができる。
【００５４】次に、図１４を参照して第１１の実施例を
説明する。この図１４は、図２もしくは図５に示す特性
を有する制御電圧φ１を用いた内部電源降圧回路図であ
り、外部電源電圧Ｖccを受ける内部降圧電源駆動用トラ
ンジスタと内部降圧制御回路の概略図を示したものであ
る。ソースが外部電源電圧Ｖcc端子、ゲートが制御電圧
発生回路１に接続されたＰチャネルトランジスタＰ７
と、トランジスタＰ７のドレインにソースが接続され、
ゲートに内部降圧制御回路７が接続されたＰチャネルト
ランジスタＰ６と、ソースが外部電源電圧Ｖcc端子、ゲ
ートが内部降圧制御回路７に接続されたＰチャネルトラ
ンジスタＰ５を有し、トランジスタＰ５，Ｐ６のドレイ
ンから内部電源電圧ＶINT が出力されるようになってい
る。
説明する。この図１４は、図２もしくは図５に示す特性
を有する制御電圧φ１を用いた内部電源降圧回路図であ
り、外部電源電圧Ｖccを受ける内部降圧電源駆動用トラ
ンジスタと内部降圧制御回路の概略図を示したものであ
る。ソースが外部電源電圧Ｖcc端子、ゲートが制御電圧
発生回路１に接続されたＰチャネルトランジスタＰ７
と、トランジスタＰ７のドレインにソースが接続され、
ゲートに内部降圧制御回路７が接続されたＰチャネルト
ランジスタＰ６と、ソースが外部電源電圧Ｖcc端子、ゲ
ートが内部降圧制御回路７に接続されたＰチャネルトラ
ンジスタＰ５を有し、トランジスタＰ５，Ｐ６のドレイ
ンから内部電源電圧ＶINT が出力されるようになってい
る。
【００５５】以上の構成は図６に示された回路と同じで
あるが、この実施例では制御電圧発生回路１とトランジ
スタＰ７のゲートとの間に出力端子が非反転入力端子に
接続された差動増幅器８が接続されている。この増幅器
８の反転入力端子に制御電圧発生回路１の出力端子が接
続され、出力端子にトランジスタＰ７のゲートが接続さ
れている。この増幅器８を用いることによりトランジス
タの駆動能力を向上させることができる。トランジスタ
Ｐ５は、外部電源電圧に依存せずに動作する。トランジ
スタＰ７は外部電源電圧が所定電圧よりも低い場合のみ
動作し、制御電圧発生回路１から出力された制御電圧φ
１によって制御される。内部電源駆動用トランジスタＰ
５は、内部降圧制御回路７からの制御信号φＤのみによ
り制御される。
あるが、この実施例では制御電圧発生回路１とトランジ
スタＰ７のゲートとの間に出力端子が非反転入力端子に
接続された差動増幅器８が接続されている。この増幅器
８の反転入力端子に制御電圧発生回路１の出力端子が接
続され、出力端子にトランジスタＰ７のゲートが接続さ
れている。この増幅器８を用いることによりトランジス
タの駆動能力を向上させることができる。トランジスタ
Ｐ５は、外部電源電圧に依存せずに動作する。トランジ
スタＰ７は外部電源電圧が所定電圧よりも低い場合のみ
動作し、制御電圧発生回路１から出力された制御電圧φ
１によって制御される。内部電源駆動用トランジスタＰ
５は、内部降圧制御回路７からの制御信号φＤのみによ
り制御される。
【００５６】図１５を参照して第１２の実施例を説明す
る。図１５に、所定の電源電圧で動作するトランジスタ
の出力部の構成を示す。半導体基板には、出力部の全電
圧動作出力部５と低電圧動作出力部６が形成されてい
る。この半導体基板には、さらに制御電圧φ１を発生す
る制御電圧発生回路１１と制御信号φを発生する制御信
号発生回路１２が形成されている。この集積回路装置に
おいて、外部電源電圧Ｖccが所定の電圧より高い場合に
は制御信号発生回路１２からの出力信号φにより制御さ
れて全電圧動作出力部５が動作し、出力電圧Ｖout を出
力する。外部電源電圧Ｖccが所定電圧より低い場合に
は、低電圧動作出力部６は出力信号φによって制御され
て動作し、その中に含まれる動作トランジスタ（図示せ
ず）は制御電圧発生回路１１からの制御電圧φ１によっ
て制御され、出力電圧Ｖout を出力する。動作トランジ
スタが内部電源駆動用の場合は、出力電圧Ｖout として
内部電源電圧ＶINT が出力され、データ出力用の場合は
この出力電圧は半導体基板の出力端子（図示せず）から
出力される。低電圧動作出力部６に入力される制御電圧
φ１は、図２又は図５のような外部電源電圧依存性を有
し、制御電圧発生回路１１から発生する。この制御電圧
φ１は動作トランジスタのゲートに印加されてこのトラ
ンジスタを制御する。この制御電圧φ１を用いることに
より、電源電圧の低電圧と高電圧の切り替わる領域での
動作トランジスタの急激なコンダクタンス変化による内
部降圧電圧の急激な変化やスイッチングノイズを防ぎ、
マージンを確保した動作が可能になる。
る。図１５に、所定の電源電圧で動作するトランジスタ
の出力部の構成を示す。半導体基板には、出力部の全電
圧動作出力部５と低電圧動作出力部６が形成されてい
る。この半導体基板には、さらに制御電圧φ１を発生す
る制御電圧発生回路１１と制御信号φを発生する制御信
号発生回路１２が形成されている。この集積回路装置に
おいて、外部電源電圧Ｖccが所定の電圧より高い場合に
は制御信号発生回路１２からの出力信号φにより制御さ
れて全電圧動作出力部５が動作し、出力電圧Ｖout を出
力する。外部電源電圧Ｖccが所定電圧より低い場合に
は、低電圧動作出力部６は出力信号φによって制御され
て動作し、その中に含まれる動作トランジスタ（図示せ
ず）は制御電圧発生回路１１からの制御電圧φ１によっ
て制御され、出力電圧Ｖout を出力する。動作トランジ
スタが内部電源駆動用の場合は、出力電圧Ｖout として
内部電源電圧ＶINT が出力され、データ出力用の場合は
この出力電圧は半導体基板の出力端子（図示せず）から
出力される。低電圧動作出力部６に入力される制御電圧
φ１は、図２又は図５のような外部電源電圧依存性を有
し、制御電圧発生回路１１から発生する。この制御電圧
φ１は動作トランジスタのゲートに印加されてこのトラ
ンジスタを制御する。この制御電圧φ１を用いることに
より、電源電圧の低電圧と高電圧の切り替わる領域での
動作トランジスタの急激なコンダクタンス変化による内
部降圧電圧の急激な変化やスイッチングノイズを防ぎ、
マージンを確保した動作が可能になる。
【００５７】図１６を参照して第１３の実施例による半
導体集積回路装置について説明する。図１６に半導体集
積回路装置の出力回路の構成を示す。この出力回路は、
外部電源電圧Ｖccが所定電圧より低い領域でのみ動作す
る低電圧動作出力部２１と外部電源電圧Ｖccの全ての電
圧領域で動作する全電圧動作出力部２０及びこれら出力
部の出力側に接続された入出力端子４とを備えており、
さらに、低電圧動作出力部２１のトランジスタＰ４、Ｎ
２のゲートに印加される制御電圧φ１、φ２を発生する
制御電圧発生回路２２が設けられている。全電圧動作出
力部２０の出力トランジスタＰ２、Ｎ１は、このトラン
ジスタのゲートに入力する出力制御回路（図示せず）か
らの制御信号φＨ、φＬによって制御される。制御電圧
φ１、φ２は、それぞれＣＭＯＳ転送ゲートＣ２０、Ｃ
２１を介してトランジスタＰ４、Ｎ２のゲートに接続さ
れる。ハイレベル出力の場合において、転送ゲートＣ２
０を構成するＰチャネルトランジスタのゲートにはハイ
レベル出力制御信号であるゲート信号φＨが接続され、
そのＮチャネルトランジスタのゲートにはゲート信号φ
Ｈを入力とするインバータＩＮ２０の出力が接続されて
いる。このような構成により、ゲート信号φＨがロウレ
ベルになると、転送ゲートＣ２０がオン状態（転送可能
状態）となり、低電圧動作出力部２１の出力トランジス
タＰ４のゲートに制御電圧φ１が印加されることにな
る。
導体集積回路装置について説明する。図１６に半導体集
積回路装置の出力回路の構成を示す。この出力回路は、
外部電源電圧Ｖccが所定電圧より低い領域でのみ動作す
る低電圧動作出力部２１と外部電源電圧Ｖccの全ての電
圧領域で動作する全電圧動作出力部２０及びこれら出力
部の出力側に接続された入出力端子４とを備えており、
さらに、低電圧動作出力部２１のトランジスタＰ４、Ｎ
２のゲートに印加される制御電圧φ１、φ２を発生する
制御電圧発生回路２２が設けられている。全電圧動作出
力部２０の出力トランジスタＰ２、Ｎ１は、このトラン
ジスタのゲートに入力する出力制御回路（図示せず）か
らの制御信号φＨ、φＬによって制御される。制御電圧
φ１、φ２は、それぞれＣＭＯＳ転送ゲートＣ２０、Ｃ
２１を介してトランジスタＰ４、Ｎ２のゲートに接続さ
れる。ハイレベル出力の場合において、転送ゲートＣ２
０を構成するＰチャネルトランジスタのゲートにはハイ
レベル出力制御信号であるゲート信号φＨが接続され、
そのＮチャネルトランジスタのゲートにはゲート信号φ
Ｈを入力とするインバータＩＮ２０の出力が接続されて
いる。このような構成により、ゲート信号φＨがロウレ
ベルになると、転送ゲートＣ２０がオン状態（転送可能
状態）となり、低電圧動作出力部２１の出力トランジス
タＰ４のゲートに制御電圧φ１が印加されることにな
る。
【００５８】その結果、図２に示すような外部電源電圧
依存性を示す制御電圧φ１により、出力トランジスタＰ
４は、外部電源電圧Ｖccに対して低電圧と高電圧との切
り替わり領域で実質的にそのコンダクタンスをアナログ
的に連続的に変化させることが可能になる。また、ハイ
レベル出力をしない場合には、Ｐチャネルトランジスタ
Ｐ２２は出力トランジスタＰ４のゲートをハイレベルに
固定し、このトランジスタをカットオフ状態に保つ。
依存性を示す制御電圧φ１により、出力トランジスタＰ
４は、外部電源電圧Ｖccに対して低電圧と高電圧との切
り替わり領域で実質的にそのコンダクタンスをアナログ
的に連続的に変化させることが可能になる。また、ハイ
レベル出力をしない場合には、Ｐチャネルトランジスタ
Ｐ２２は出力トランジスタＰ４のゲートをハイレベルに
固定し、このトランジスタをカットオフ状態に保つ。
【００５９】ロウレベル出力の場合において、ハイレベ
ル出力の場合と同じくＣＭＯＳ転送ゲートＣ２１を構成
するＮチャネルトランジスタのゲートにはロウレベル出
力制御信号であるゲート信号φＬが入力され、そのＰチ
ャネルトランジスタのゲートには、ゲート信号φＬを入
力とするインバータＩＮ２１の出力が入力される。ロウ
レベル出力時には、ゲート信号φＬがハイレベルになる
と転送ゲートＣ２１がオン状態となり、低電圧動作出力
部２１の出力トランジスタＮ２のゲートに制御電圧φ２
が印加されることになる。その結果、制御電圧φ１の逆
相となる制御電圧φ２により出力トランジスタＮ２が制
御される。ロウレベル出力をしない場合にはＮチャネル
トランジスタＮ２２は出力トランジスタＮ２のゲート電
圧をロウレベルに固定して出力トランジスタＮ２をカッ
トオフ状態に保つ。このように制御することで、低電圧
と高電圧の切り替わり領域におけるトランジスタの急激
なコンダクタンスの変化が防止され、動作マージンが確
保される。
ル出力の場合と同じくＣＭＯＳ転送ゲートＣ２１を構成
するＮチャネルトランジスタのゲートにはロウレベル出
力制御信号であるゲート信号φＬが入力され、そのＰチ
ャネルトランジスタのゲートには、ゲート信号φＬを入
力とするインバータＩＮ２１の出力が入力される。ロウ
レベル出力時には、ゲート信号φＬがハイレベルになる
と転送ゲートＣ２１がオン状態となり、低電圧動作出力
部２１の出力トランジスタＮ２のゲートに制御電圧φ２
が印加されることになる。その結果、制御電圧φ１の逆
相となる制御電圧φ２により出力トランジスタＮ２が制
御される。ロウレベル出力をしない場合にはＮチャネル
トランジスタＮ２２は出力トランジスタＮ２のゲート電
圧をロウレベルに固定して出力トランジスタＮ２をカッ
トオフ状態に保つ。このように制御することで、低電圧
と高電圧の切り替わり領域におけるトランジスタの急激
なコンダクタンスの変化が防止され、動作マージンが確
保される。
【００６０】
【発明の効果】所定レベルの基準電圧と外部電源電圧と
の差に応じ、外部電源電圧に比例して実質的にアナログ
的に変化する電圧をゲート電圧として内部電源駆動用ト
ランジスタや出力用トランジスタに印加することにより
低電圧と高電圧の切り替わり点におけるこれらのトラン
ジスタの急激なコンダクタンス変化による内部降圧電圧
の急激な変化並びにスイッチングノイズを防ぎ、マージ
ンを確保した動作の実現が可能となる。
の差に応じ、外部電源電圧に比例して実質的にアナログ
的に変化する電圧をゲート電圧として内部電源駆動用ト
ランジスタや出力用トランジスタに印加することにより
低電圧と高電圧の切り替わり点におけるこれらのトラン
ジスタの急激なコンダクタンス変化による内部降圧電圧
の急激な変化並びにスイッチングノイズを防ぎ、マージ
ンを確保した動作の実現が可能となる。
【００６１】また、内部電源駆動用トランジスタや出力
トランジスタに印加するゲート電圧がアナログ的に変化
することで外部電源電圧に対するアクセス時間の変化が
アナログ的に緩やかに変化し、検査すべき点が減少し検
査時間が短縮されてコスト低減に寄与することができ
る。
トランジスタに印加するゲート電圧がアナログ的に変化
することで外部電源電圧に対するアクセス時間の変化が
アナログ的に緩やかに変化し、検査すべき点が減少し検
査時間が短縮されてコスト低減に寄与することができ
る。
【図１】本発明の第１の実施例による半導体集積回路装
置及びこの半導体集積回路装置に用いる制御電圧発生回
路の構成を示した回路図。
置及びこの半導体集積回路装置に用いる制御電圧発生回
路の構成を示した回路図。
【図２】同半導体集積回路装置における発生電圧及びト
ランジスタＰ１のコンダクタンスの外部電源電圧依存性
を示す特性図。
ランジスタＰ１のコンダクタンスの外部電源電圧依存性
を示す特性図。
【図３】本発明の第２の実施例による半導体集積回路装
置の出力回路の構成及びこの出力回路に用いる制御電圧
発生回路の構成を示した回路図。
置の出力回路の構成及びこの出力回路に用いる制御電圧
発生回路の構成を示した回路図。
【図４】本発明の第３の実施例による半導体集積回路装
置の制御電圧発生回路の構成を示した回路図。
置の制御電圧発生回路の構成を示した回路図。
【図５】図４に示された制御電圧発生回路の発生電圧の
外部電源電圧依存性を示す特性図。
外部電源電圧依存性を示す特性図。
【図６】本発明の第４の実施例による半導体集積回路装
置の構成を示した回路図。
置の構成を示した回路図。
【図７】本発明の第５の実施例による半導体集積回路装
置の構成を示した回路図。
置の構成を示した回路図。
【図８】本発明の第６の実施例による半導体集積回路装
置の構成を示した回路図。
置の構成を示した回路図。
【図９】本発明の第７の実施例による半導体集積回路装
置の構成を示した回路図。
置の構成を示した回路図。
【図１０】本発明の第８の実施例による半導体集積回路
装置の構成を示した回路図。
装置の構成を示した回路図。
【図１１】本発明の第５〜第８の実施例による半導体集
積回路装置の発生電圧の外部電源電圧依存性を示す特性
図。
積回路装置の発生電圧の外部電源電圧依存性を示す特性
図。
【図１２】本発明の第９の実施例による半導体集積回路
装置の構成を示した回路図。
装置の構成を示した回路図。
【図１３】本発明の第１０の実施例による半導体集積回
路装置の構成を示した回路図。
路装置の構成を示した回路図。
【図１４】本発明の第１１の実施例による半導体集積回
路装置の構成を示した回路図。
路装置の構成を示した回路図。
【図１５】本発明の第１２の実施例による半導体集積回
路装置の構成を示した回路図。
路装置の構成を示した回路図。
【図１６】本発明の第１３の実施例による半導体集積回
路装置の構成を示した回路図。
路装置の構成を示した回路図。
【図１７】図１に示された内部降圧回路（内部電源降圧
回路）の構成を示した回路図。
回路）の構成を示した回路図。
【図１８】図１７に示された基準電位発生回路の構成を
示した回路図。
示した回路図。
【図１９】従来の半導体集積回路装置の構成を示した回
路図。
路図。
【図２０】図１９に示された制御電圧発生回路における
発生電圧の外部電源電圧依存性を示す特性図。
発生電圧の外部電源電圧依存性を示す特性図。
【図２１】本発明の第１〜第１３の実施例による半導体
集積回路装置と従来の装置とを比較するための外部電源
電圧とアクセス時間との関係を示したグラフ。
集積回路装置と従来の装置とを比較するための外部電源
電圧とアクセス時間との関係を示したグラフ。
１，２，１１，１３ 制御電圧発生回路 ３ データ出力制御回路 ４ 入出力端子 ５，５１，２０ 全電圧動作出力部 ６，６１，２１ 低電圧動作出力部 ７ 内部電源降圧制御回路 ８ 差動増幅器 ９ 内部降圧回路 １２ 制御信号発生回路 １３ 制御回路 ２２ 基準電圧発生回路部 １２１ 基準電位発生回路 １２２，１４１，１４２ 差動増幅部
Claims (9)
- 【請求項１】外部電源電圧を供給され所定レベルの基準
電圧を発生する基準電圧発生回路と、 前記基準電圧発生回路から発生された前記基準電圧と外
部電源電圧との差に応じて実質的にアナログ的に変化す
る制御電圧を出力する制御電圧発生回路と、 データの出力に用いられるデータ信号を出力するデータ
出力制御回路と、 前記制御電圧発生回路から出力された前記制御電圧と前
記データ出力制御回路から出力された前記データ信号と
を入力され、前記制御電圧により外部電源電圧に対して
アナログ的に駆動能力を制御されつつ前記データ信号に
応じたデータの出力を行う出力回路とを備えたことを特
徴とする半導体集積回路装置。 - 【請求項２】前記出力回路は、外部電源電圧端子と出力
端子との間に並列に接続された低電圧動作出力部と全電
圧動作出力部とを有し、 前記低電圧動作出力部は前記制御電圧と前記データ信号
とを入力され、外部電源電圧が所定値以下の場合に駆動
能力が高く、所定値より高くなると駆動能力が徐々に低
下するように制御されつつ前記データ信号に応じたデー
タの出力を行い、 前記全電圧動作出力部は前記データ信号を入力されてこ
のデータ信号に応じたデータの出力を行うものであるこ
とを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】前記制御電圧発生回路は、外部電源電圧を
ソースに入力され、前記基準電圧発生回路から発生され
た前記基準電圧をゲートに入力されるＰチャネルトラン
ジスタと、 前記Ｐチャネルトランジスタのドレインに一端が接続さ
れ、接地電圧端子に他端が接続された抵抗とを有し、 前記Ｐチャネルトランジスタのドレインと前記抵抗の一
端との接続ノードから前記制御電圧を出力することを特
徴とする請求項１又は２記載の半導体集積回路装置。 - 【請求項４】前記制御電圧発生回路は、相互に閾値電圧
が異なり、外部電源電圧をソースに入力され、前記基準
電圧発生回路から発生された前記基準電圧をゲートに入
力される複数の並列接続されたＰチャネルトランジスタ
と、 前記Ｐチャネルトランジスタのドレインに一端が共通接
続され、接地電圧端子に他端が接続された抵抗とを有
し、 前記Ｐチャネルトランジスタのドレインと前記抵抗の一
端との接続ノードから前記制御電圧を出力することを特
徴とする請求項１又は２記載の半導体集積回路装置。 - 【請求項５】外部電源電圧を供給されて降圧し所定レベ
ルの内部電源電圧を発生する内部電源降圧回路と、 前記内部電源降圧回路から発生された前記内部電源電圧
と外部電源電圧との差に応じて実質的にアナログ的に変
化する制御電圧を出力する制御電圧発生回路と、 データの出力に用いられるデータ信号を出力するデータ
出力制御回路と、 前記制御電圧発生回路から出力された前記制御電圧と前
記データ出力制御回路から出力された前記データ信号と
を入力され、前記制御電圧により外部電源電圧に対して
アナログ的に駆動能力を制御されつつ前記データ信号に
応じたデータの出力を行う出力回路とを備えたことを特
徴とする半導体集積回路装置。 - 【請求項６】前記出力回路は、外部電源電圧端子と出力
端子との間に並列に接続された低電圧動作出力部と全電
圧動作出力部とを有し、 前記低電圧動作出力部は前記制御電圧と前記データ信号
とを入力され、外部電源電圧が所定値以下の場合に駆動
能力が高く、所定値より高くなると駆動能力が徐々に低
下するように制御されつつ前記データ信号に応じたデー
タの出力を行い、 前記全電圧動作出力部は前記データ信号を入力されてこ
のデータ信号に応じたデータの出力を行うものであるこ
とを特徴とする請求項５記載の半導体集積回路装置。 - 【請求項７】前記制御電圧発生回路は、外部電源電圧を
ソースに入力され、前記内部電源降圧回路から発生され
た前記内部電源電圧をゲートに入力されるＰチャネルト
ランジスタと、 前記Ｐチャネルトランジスタのドレインに一端が接続さ
れ、接地電圧端子に他端が接続された抵抗とを有し、 前記Ｐチャネルトランジスタのドレインと前記抵抗の一
端との接続ノードから前記制御電圧を出力することを特
徴とする請求項５記載の半導体集積回路装置。 - 【請求項８】外部電源電圧を供給され所定レベルの基準
電圧を発生する基準電圧発生回路と、 前記基準電圧発生回路から発生された前記基準電圧と外
部電源電圧との差に応じて実質的にアナログ的に変化す
る第１の制御電圧を出力する第１の制御電圧発生回路
と、 第１のレベルのデータの出力に用いられる第１のデータ
信号と、第２のレベルのデータの出力に用いられる第２
のデータ信号とを出力するデータ出力制御回路と、 前記第１の制御電圧発生回路から出力された前記第１の
制御電圧と前記データ出力制御回路から出力された前記
第１のデータ信号とを入力され、前記第１の制御電圧に
より駆動能力を制御されつつ前記第１のデータ信号に応
じたデータの出力を行う第１の出力回路と、 前記第１の制御電圧発生回路から出力された前記第１の
制御電圧と外部電源電圧との差に応じて実質的にアナロ
グ的に変化する第２の制御電圧を出力する第２の制御電
圧発生回路と、 前記第２の制御電圧発生回路から出力された前記第２の
制御電圧と前記データ出力制御回路から出力された前記
第２のデータ信号とを入力され、前記第２の制御電圧に
より駆動能力を制御されつつ前記第２のデータ信号に応
じたデータの出力を行う第２の出力回路とを備えたこと
を特徴とする半導体集積回路装置。 - 【請求項９】外部電源電圧を供給されて降圧し所定レベ
ルの内部電源電圧を発生する内部電源降圧回路と、 前記内部電源降圧回路から発生された前記内部電源電圧
と外部電源電圧との差に応じて実質的にアナログ的に変
化する第１の制御電圧を出力する第１の制御電圧発生回
路と、 第１のレベルのデータの出力に用いられる第１のデータ
信号と、第２のレベルのデータの出力に用いられる第２
のデータ信号とを出力するデータ出力制御回路と、 前記第１の制御電圧発生回路から出力された前記第１の
制御電圧と前記データ出力制御回路から出力された前記
第１のデータ信号とを入力され、前記第１の制御電圧に
より駆動能力を制御されつつ前記第１のデータ信号に応
じたデータの出力を行う第１の出力回路と、 前記第１の制御電圧発生回路から出力された前記第１の
制御電圧と外部電源電圧との差に応じて実質的にアナロ
グ的に変化する第２の制御電圧を出力する第２の制御電
圧発生回路と、 前記第２の制御電圧発生回路から出力された前記第２の
制御電圧と前記データ出力制御回路から出力された前記
第２のデータ信号とを入力され、前記第２の制御電圧に
より駆動能力を制御されつつ前記第２のデータ信号に応
じたデータの出力を行う第２の出力回路とを備えたこと
を特徴とする半導体集積回路装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6085074A JP2896305B2 (ja) | 1993-05-15 | 1994-04-22 | 半導体集積回路装置 |
| EP94107486A EP0625824B1 (en) | 1993-05-15 | 1994-05-13 | Semiconductor integrated circuit device |
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