JPH0732211B2 - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH0732211B2 JPH0732211B2 JP25585090A JP25585090A JPH0732211B2 JP H0732211 B2 JPH0732211 B2 JP H0732211B2 JP 25585090 A JP25585090 A JP 25585090A JP 25585090 A JP25585090 A JP 25585090A JP H0732211 B2 JPH0732211 B2 JP H0732211B2
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- JP
- Japan
- Prior art keywords
- package substrate
- semiconductor
- mounting portion
- semiconductor mounting
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- Lead Frames For Integrated Circuits (AREA)
Description
本発明は、プラスチックPGA型の半導体パッケージに関
するものである。
するものである。
樹脂積層板によって作製されるプリント配線板をパッケ
ージ基板１とし、パッケージ基板１に多数本の端子ピン
4,4…を取り付けて形成される半導体パッケージが提供
されている。第４図はその一例を示すものであり、パッ
ケージ基板１の中央部の片面に半導体搭載部２を設ける
と共にパッケージ基板１に多数のスルーホール3,3…を
設け、パッケージ基板１の他方の片面に突出するように
スルーホール3,3…に端子ピン4,4…の基部を嵌合して取
り付けてある。またパッケージ基板１の表面には放射状
に多数本の回路（図示省略）が形成してあり、各回路は
それぞれ各端子ピン４に接続してある。そして半導体搭
載部２にIC等の半導体チップ７を搭載すると共に半導体
チップ７と上記回路との間に金線等のワイヤー11をボン
ディングすることによって、回路を介して半導体チップ
７を各端子ピン4,4…に接続することができる。
ージ基板１とし、パッケージ基板１に多数本の端子ピン
4,4…を取り付けて形成される半導体パッケージが提供
されている。第４図はその一例を示すものであり、パッ
ケージ基板１の中央部の片面に半導体搭載部２を設ける
と共にパッケージ基板１に多数のスルーホール3,3…を
設け、パッケージ基板１の他方の片面に突出するように
スルーホール3,3…に端子ピン4,4…の基部を嵌合して取
り付けてある。またパッケージ基板１の表面には放射状
に多数本の回路（図示省略）が形成してあり、各回路は
それぞれ各端子ピン４に接続してある。そして半導体搭
載部２にIC等の半導体チップ７を搭載すると共に半導体
チップ７と上記回路との間に金線等のワイヤー11をボン
ディングすることによって、回路を介して半導体チップ
７を各端子ピン4,4…に接続することができる。
しかし上記のように作成される半導体パッケージにあっ
て、端子ピン４は半導体搭載部２を形成した箇所におい
てはパッケージ基板１に取り付けることができない。す
なわち、半導体搭載部２を形成した部分にスルーホール
３を設けて端子ピン４を取り付けると、この端子ピン４
と半導体搭載部２に搭載した半導体チップ７との間の絶
縁が確保できなくなるために、この部分に端子ピン４を
取り付けることができないのである。そしてこのように
半導体搭載部２を形成した箇所において端子ピン４を取
り付けることができないために、パッケージ基板１に取
り付けることのできる端子ピン４の本数には自ずと制約
があり、半導体の高密度化に伴うI/Oの増加に対応する
ことが難しいという問題があった。 本発明は上記の点に鑑みて為されたものであり、半導体
搭載部を形成した箇所においてもパッケージ基板に端子
ピンを取り付けることができ、半導体の高密度化に容易
に対応することができる半導体パッケージを提供するこ
とを目的とするものである。
て、端子ピン４は半導体搭載部２を形成した箇所におい
てはパッケージ基板１に取り付けることができない。す
なわち、半導体搭載部２を形成した部分にスルーホール
３を設けて端子ピン４を取り付けると、この端子ピン４
と半導体搭載部２に搭載した半導体チップ７との間の絶
縁が確保できなくなるために、この部分に端子ピン４を
取り付けることができないのである。そしてこのように
半導体搭載部２を形成した箇所において端子ピン４を取
り付けることができないために、パッケージ基板１に取
り付けることのできる端子ピン４の本数には自ずと制約
があり、半導体の高密度化に伴うI/Oの増加に対応する
ことが難しいという問題があった。 本発明は上記の点に鑑みて為されたものであり、半導体
搭載部を形成した箇所においてもパッケージ基板に端子
ピンを取り付けることができ、半導体の高密度化に容易
に対応することができる半導体パッケージを提供するこ
とを目的とするものである。
本発明に係る半導体パッケージは、パッケージ基板１の
一方の片面に半導体搭載部２を形成し、この半導体搭載
部２も含めてパッケージ基板１のほぼ全面にスルーホー
ル3,3…を設けると共に端子ピン４の基部をこのスルー
ホール３に挿入嵌合してパッケージ基板１の他方の片面
に端子ピン4,4…を取り付け、パッケージ基板１の上記
一方の片面に半導体搭載部２も含めてほぼ全面に絶縁被
膜５を被覆し、絶縁被膜５の表面側に接続回路６を形成
すると共に絶縁被膜５の外側端縁においてこの接続回路
６をパッケージ基板１に接続し、絶縁被膜５の表面側に
おいて半導体搭載部２に実装した半導体チップ７を上記
接続回路６に接続して成ることを特徴とするものであ
る。
一方の片面に半導体搭載部２を形成し、この半導体搭載
部２も含めてパッケージ基板１のほぼ全面にスルーホー
ル3,3…を設けると共に端子ピン４の基部をこのスルー
ホール３に挿入嵌合してパッケージ基板１の他方の片面
に端子ピン4,4…を取り付け、パッケージ基板１の上記
一方の片面に半導体搭載部２も含めてほぼ全面に絶縁被
膜５を被覆し、絶縁被膜５の表面側に接続回路６を形成
すると共に絶縁被膜５の外側端縁においてこの接続回路
６をパッケージ基板１に接続し、絶縁被膜５の表面側に
おいて半導体搭載部２に実装した半導体チップ７を上記
接続回路６に接続して成ることを特徴とするものであ
る。
本発明にあっては、パッケージ基板１の片面に半導体搭
載部２も含めてほぼ全面に絶縁被膜５を被覆するように
しているために、この絶縁被膜５によって端子ピン４と
半導体チップ７との絶縁を確保することができ、半導体
搭載部２を形成した箇所においてもパッケージ基板１に
端子ピン４を取り付けることが可能になる。
載部２も含めてほぼ全面に絶縁被膜５を被覆するように
しているために、この絶縁被膜５によって端子ピン４と
半導体チップ７との絶縁を確保することができ、半導体
搭載部２を形成した箇所においてもパッケージ基板１に
端子ピン４を取り付けることが可能になる。
以下本発明を実施例によって詳述する。 第１図乃至第３図は本発明の一実施例を示すものであっ
て、パッケージ基板１はプリント配線板１を用いて作成
されるものであり、その外観や内層に金属等の導体によ
る回路12,12…が形成してある。またパッケージ基板１
の上面には半導体搭載部２がキャビティとして凹設して
形成してある。このパッケージ基板１には半導体搭載部
２も含めて全面に亙ってスルーホール3,3…が上下に貫
通して穿設してある。スルーホール３の内周にはスルー
ホールメッキ（図示省略）を施して回路12と導通接続す
るようにしてある。さらにパッケージ基板１の上面の外
周端部にはその端縁に沿って多数の接続パッド13,13…
が設けてあり、各接続パッド13に回路12が導通接続して
ある。上記スルーホール3,3…に端子ピン4,4…の基部を
挿入嵌合して半田接合等をすることによって、パッケー
ジ基板１の下面から突出するように多数本の端子ピン4,
4…が取り付けてある。この各端子ピン４はスルーホー
ル３において回路12を介してパッド13に導通接続されて
いる。 第３図において５はポリイミドフィルム等の樹脂フィル
ムで作成された絶縁被膜であり、外形をパッケージ基板
１の外形よりやや小さ目に形成すると共に、その中央部
においてパッケージ基板１の半導体搭載部２の大きさと
深さにほぼ等しい凹部14が凹曲して設けてある。この絶
縁被膜５の上面側には多数本の金属等の導体による接続
回路6,6…が放射状に設けてあり、各接続回路６の内側
の端部はインナーリード部15として凹部14の周縁部に位
置させると共に各接続回路６の外側の端部はアウターリ
ード部16として絶縁被膜５の外側端縁から外方へ突出さ
せてある。このように絶縁被膜５に接続回路6,6…を一
体に設けることによって、TAB（Tape Automated Bondin
g）と同じように使用することができる。 すなわち上記のように形成される絶縁被膜５は、その凹
部14をパッケージ基板１の半導体搭載部２内にはめ込む
と共に、絶縁被膜５の外側端縁から突出させた各アウタ
ーリード部16,16…をパッケージ基板１の各パッド13,13
…に半田等で接合して、第１図に示すようにパッケージ
基板１の上面に樹脂系等の接着剤で絶縁被膜５を接着す
ることによって、パッケージ基板１に固定することがで
きる。そして第２図に示すように、凹部14において半導
体搭載部２にIC等の半導体チップ７を搭載し、半導体チ
ップ７と絶縁被膜５に設けた各接続回路6,6…のインナ
ーリード部15との間に金線などのワイヤー11をボンディ
ングすることによって半導体チップ７と接続回路6,6…
とを接続する。従って、半導体チップ７は接続回路６か
らパッド13を経てパッケージ基板１に設けた回路12を通
して端子ピン４に電気的に接続されるものである。
て、パッケージ基板１はプリント配線板１を用いて作成
されるものであり、その外観や内層に金属等の導体によ
る回路12,12…が形成してある。またパッケージ基板１
の上面には半導体搭載部２がキャビティとして凹設して
形成してある。このパッケージ基板１には半導体搭載部
２も含めて全面に亙ってスルーホール3,3…が上下に貫
通して穿設してある。スルーホール３の内周にはスルー
ホールメッキ（図示省略）を施して回路12と導通接続す
るようにしてある。さらにパッケージ基板１の上面の外
周端部にはその端縁に沿って多数の接続パッド13,13…
が設けてあり、各接続パッド13に回路12が導通接続して
ある。上記スルーホール3,3…に端子ピン4,4…の基部を
挿入嵌合して半田接合等をすることによって、パッケー
ジ基板１の下面から突出するように多数本の端子ピン4,
4…が取り付けてある。この各端子ピン４はスルーホー
ル３において回路12を介してパッド13に導通接続されて
いる。 第３図において５はポリイミドフィルム等の樹脂フィル
ムで作成された絶縁被膜であり、外形をパッケージ基板
１の外形よりやや小さ目に形成すると共に、その中央部
においてパッケージ基板１の半導体搭載部２の大きさと
深さにほぼ等しい凹部14が凹曲して設けてある。この絶
縁被膜５の上面側には多数本の金属等の導体による接続
回路6,6…が放射状に設けてあり、各接続回路６の内側
の端部はインナーリード部15として凹部14の周縁部に位
置させると共に各接続回路６の外側の端部はアウターリ
ード部16として絶縁被膜５の外側端縁から外方へ突出さ
せてある。このように絶縁被膜５に接続回路6,6…を一
体に設けることによって、TAB（Tape Automated Bondin
g）と同じように使用することができる。 すなわち上記のように形成される絶縁被膜５は、その凹
部14をパッケージ基板１の半導体搭載部２内にはめ込む
と共に、絶縁被膜５の外側端縁から突出させた各アウタ
ーリード部16,16…をパッケージ基板１の各パッド13,13
…に半田等で接合して、第１図に示すようにパッケージ
基板１の上面に樹脂系等の接着剤で絶縁被膜５を接着す
ることによって、パッケージ基板１に固定することがで
きる。そして第２図に示すように、凹部14において半導
体搭載部２にIC等の半導体チップ７を搭載し、半導体チ
ップ７と絶縁被膜５に設けた各接続回路6,6…のインナ
ーリード部15との間に金線などのワイヤー11をボンディ
ングすることによって半導体チップ７と接続回路6,6…
とを接続する。従って、半導体チップ７は接続回路６か
らパッド13を経てパッケージ基板１に設けた回路12を通
して端子ピン４に電気的に接続されるものである。
上述のように本発明にあっては、パッケージ基板の片面
に半導体搭載部も含めてほぼ全面に絶縁被膜を被覆し、
絶縁被膜の表面側に接続回路を形成すると共に絶縁被膜
の外側端縁においてこの接続回路をパッケージ基板に接
続し、絶縁被膜の表面側において半導体搭載部に実装し
た半導体チップを上記接続回路に接続するようにしたの
で、絶縁被膜によって半導体搭載部の箇所に取り付ける
端子ピンと半導体搭載部に搭載する半導体チップとの絶
縁を確保することができ、半導体搭載部を形成した箇所
においてもパッケージ基板に端子ピンを取り付けること
ができるものであり、端子ピンの本数の設計の自由度が
増して半導体の高密度化に容易に対応することが可能に
なるものである。
に半導体搭載部も含めてほぼ全面に絶縁被膜を被覆し、
絶縁被膜の表面側に接続回路を形成すると共に絶縁被膜
の外側端縁においてこの接続回路をパッケージ基板に接
続し、絶縁被膜の表面側において半導体搭載部に実装し
た半導体チップを上記接続回路に接続するようにしたの
で、絶縁被膜によって半導体搭載部の箇所に取り付ける
端子ピンと半導体搭載部に搭載する半導体チップとの絶
縁を確保することができ、半導体搭載部を形成した箇所
においてもパッケージ基板に端子ピンを取り付けること
ができるものであり、端子ピンの本数の設計の自由度が
増して半導体の高密度化に容易に対応することが可能に
なるものである。
第１図は本発明の一実施例の断面図、第２図は同上の一
部の拡大した断面図、第３図は同上の分解斜視図、第４
図は従来例の断面図である。 １はパッケージ基板、２は半導体搭載部、３はスルーホ
ール、４は端子ピン、５は絶縁被膜、６は接続回路、７
は半導体チップである。
部の拡大した断面図、第３図は同上の分解斜視図、第４
図は従来例の断面図である。 １はパッケージ基板、２は半導体搭載部、３はスルーホ
ール、４は端子ピン、５は絶縁被膜、６は接続回路、７
は半導体チップである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加納 武司 大阪府門真市大字門真1048番地 松下電工 株式会社内 (72)発明者 樋口 徹 大阪府門真市大字門真1048番地 松下電工 株式会社内 (56)参考文献 特開 昭58−159356（ＪＰ，Ａ)
Claims (1)
- 【請求項１】パッケージ基板の一方の片面に半導体搭載
部を形成し、この半導体搭載部も含めてパッケージ基板
のほぼ全面にスルーホールを設けると共に端子ピンの基
部をこのスルーホールに挿入嵌合してパッケージ基板の
他方の片面に端子ピンを取り付け、パッケージ基板の上
記一方の片面に半導体搭載部も含めてほぼ全面に絶縁被
膜を被覆し、絶縁被膜の表面側に接続回路を形成すると
共に絶縁被膜の外側端縁においてこの接続回路をパッケ
ージ基板に接続し、絶縁被膜の表面側において半導体搭
載部に実装した半導体チップを上記接続回路に接続して
成ることを特徴とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25585090A JPH0732211B2 (ja) | 1990-09-25 | 1990-09-25 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25585090A JPH0732211B2 (ja) | 1990-09-25 | 1990-09-25 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04133342A JPH04133342A (ja) | 1992-05-07 |
| JPH0732211B2 true JPH0732211B2 (ja) | 1995-04-10 |
Family
ID=17284461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25585090A Expired - Lifetime JPH0732211B2 (ja) | 1990-09-25 | 1990-09-25 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732211B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7239024B2 (en) * | 2003-04-04 | 2007-07-03 | Thomas Joel Massingill | Semiconductor package with recess for die |
-
1990
- 1990-09-25 JP JP25585090A patent/JPH0732211B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04133342A (ja) | 1992-05-07 |
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