JPH0731627Y2

JPH0731627Y2 - カウンタ回路

Info

Publication number: JPH0731627Y2
Application number: JP1987000790U
Authority: JP
Inventors: 光三大橋
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1987-01-07
Filing date: 1987-01-07
Publication date: 1995-07-19
Anticipated expiration: 2002-01-07
Also published as: JPS63111028U

Description

【考案の詳細な説明】（産業上の利用分野）本考案は、マイクロプロセッサでは処理できないような
スピードのパルスをカウントするカウンタ回路に関し、
更に詳しくは、バイナリーカウンタを備え、このバイナ
リーカウンタのカウント値がカウンタの上下限値を越え
た時、カウンタにリミットをかけるようにしたカウンタ
回路に関するものである。

（従来の技術）回転数あるいは回転角度に応じて出力されるロータリエ
ンコーダからのパルスは、例えばバイナリーカウンタで
計数される。

従来のバイナリーカウンタは、アップ端子又はダウン端
子にパルスが印加されている間、計数動作を持続するよ
うに構成されているもので、カウンタの上下限を越えて
パルスが入力されると、その計数値は再び零からスター
トするようになっている。

（考案が解決しようとする問題点）第４図は、従来のカウンタ回路において、パルスが連続
して入力された場合のカウント値の動きを示す波形図で
ある。

ここに示すように、カウンタ回路の計数値は、入力パル
スに応じて増加し、上限に達するとオーバフローして、
下限値から再び増加しはじめるという動作を繰り返すこ
ととなる。

このために、カウンタ回路の値が、例えば、Ａの状態か
らからＢの状態に変化したとき、Ｂの状態での値は、カ
ウントアップパルスが印加してオーバフローしたものな
のか、カウントダウンパルスが多数入力されて下限値に
来たのかの判断ができないという不具合いが生ずる。

本考案は、このような問題点に鑑みてなされたもので、
その目的は、簡単な回路を付加することによって、上下
限リミットをかけることのできるカウンタ回路を実現し
ようとするものである。

（問題点を解決するための手段）前記した問題点を解決する本考案は、複数のカウンタ（C1〜CN）を従属接続して構成され最下
位カウンタ（CN）のアップ端子／ダウン端子にそれぞれ
計数すべきパルス信号が第1,第２のゲート（G5,G6）を
介して印加されるバイナリーカウンタ（CU）と、最下位カウンタ（CN）のMSB出力によってセットされ最
上位のカウンタ（C1）のキャリー端子またはボーロー端
子からの信号によりリセットされる第１のフリップフロ
ップ（FF1）と、このフリップフロップ（FF1）からの出力と最上位カウ
ンタ（C1）のMSB出力とを受ける第３のゲート（G2）
と、この第３のゲートからの出力によりセットされると共に
その出力を前記第1,第２のゲート（G5,G6）と前記第３
のゲート（G2）とに印加する第２のフリップフロップ
（FF2）と、最上位カウンタ（C1）のMSB出力を受け当該MSB出力に応
じた状態をとることでMSB出力が上限値を示しているの
か下限値を示しているのかを区別する信号を出力する第
３のフリップフロップ（FF3）と、第３のフリップフロップ（FF3）からのMSB出力が上限値
を示しているのか下限値を示しているかの出力（Q,Qバ
ー）と第３のゲート（G2）からの出力とを受けその出力
を最下位カウンタ（CN）のアップ端子／ダウン端子に印
加する第4,第５のゲート（G4,G3）とを備えたカウンタ回路である。

（実施例）第１図は本考案のカウンタ回路の一例を示す構成ブロッ
ク図である。図において、CUはバイナリーカウンタで、
ここでは複数のカウンタC1…CNを縦続接続して構成され
ており、最下位のカウンタCNのアップ端子UP,ダウン端
子DOWNに、それぞれ計数すべきパルス信号が、ゲートG
5,G6を介して印加される。FF1,FF2,FF3は第1,第2,第３
のフリップフロップである。

第１のフリップフロップFF1は、カウンタCUの計数値が
上下限値を越えた時以外（例えば計数値が＃0000…00と
＃FFF…FFとの間で変わる時）のMSBの変化による動作を
禁止する信号を保持するものであって、最下位側のカウ
ンタCNのQD出力によってセットされる。また、ゲートG1
を介して出力される最上位側のカウンタC1のキャリー端
子CA又はボロー端子BOからの信号によってリセットされ
る。第２のフリップフロップFF2は、１度、この回路が
動作したこと（上下限リミットにかかったこと）を記憶
するものであって、インバータIV1を介して、後で説明
するゲートG2からの信号によってセットされる。第３の
フリップフロップFF3は、最上位カウンタU1からのMSB出
力がＤ端子に、MSB出力をインバータIV2、ゲートG7を介
した信号がＴ端子に印加され、MSB出力が上限か下限か
を区別するためのものである。

ゲートG2の入力端には、第１のフリップフロップFF1か
らのＱ出力、第２のフリップフロップFF2からのＱ出力
及びゲートG7からのMSB出力信号がそれぞれ印加されて
おり、その出力は、ゲートG3及びゲートG4に印加されて
いる。

ゲートG3,G4の各入力端には、第３のフリップフロップF
F3からの出力Q,も印加され、その出力端は、それぞれ
最下位カウンタCNのアップ端子UP,ダウン端子DOWNに接
続されている。

ゲートG5,G6は、アップパルス，ダウンパルスが印加さ
れるとともに、第２のフリップフロップFF2のＱ出力が
印加され、その出力端は、それぞれ最下位カウンタCNの
アップ端子UP,ダウン端子DOWNに接続されている。

このように構成した回路の動作を次に説明する。

第２図は、バイナリーカウンタCUのアップパルス，ダウ
ンパルスが印加された場合の内部データの変化を示した
もので、MSBに“0"それ以外のビットに“1"がたった時
がカウンタ上限値であり、MSBに“1"それ以外のビット
に“0"がたった時がカウンタ下限値である。

第３図は、カウンタCUの上限リミットの動作を示す波形
図である。

いま、アップパルスが印加されると、このアップパルス
は、（イ）に示すようにゲートG5を介して最下位カウン
タC1のUP端子に印加され、バイナリーカウンタCUの内容
は、第２図に示すように矢印Ｕ方向に順次変化してい
く。なお、この状態では、各ゲートG5,G6には、第２の
フリップフロップFF2のＱ出力が与えられている。

第１のフリップフロップFF1は、カウンタCUの内容が上
昇中、最下位カウンタCNのQD出力によりセットされ、最
上位カウンタC1のCA及びBO出力により、リセットされる
ようになっており、そのＱ出力をゲートG2に印加させる
ことによって、カウンタ内容が＃000…00＃FFF…FFの
時の動作を禁止するようにしている。

バイナリーカウンタCUの内容がカウンタ上限値に達し、
更に（イ）のに示すようにアップパルスが印加される
と、（ロ）のに示すように最上位カウンタC1のQD出力
端からのMSB出力が“H"レベルとなり、これがインバー
タIV2及びゲートG7を介して第３のフリップフロップFF3
のＴ端子に印加される。また、（ホ）に示すようにゲー
トG2を経てゲートG3,G4に印加される。第３のフリップ
フロップFF3は、（ハ）に示すゲートG7の出力を受けて
セットされており、ゲートG3が開となって、ここから
（ヘ）に示すようなパルスが出力され、最下位カウンタ
CNのダウン端子DOWNに印加される。

以上のような動作により、カウンタ上限値に達した後
は、アップパルスが引続き印加されても、カウントアッ
プすることはなく、カウンタ上限値に維持される。

第５図は、この回路におけるパルスが連続して入力され
た場合のカウント値の動きを示す波形図である。

ここに示すように、カウンタ回路CUの計数値は、入力パ
ルスに応じて増加し上限に達すると、その上限値で計数
値が維持される。

即ち、計数値が上限値に達すると、フリップフロップFF
3からのＱ出力に基づいて、ゲートG3を介してカウンタC
Nのダウン端子にも、第３図（ヘ）に示すように同時に
パルスが印加されることとなるので、結局カウンタCUの
計数値はオーバフローすることはない。続いて、第３図
（ニ）に示すようにフリップフロップFF2のＱ出力が反
転し、各ゲートG5,G6がオフとなりアップ端子／ダウン
端子へ印加されるパルスを阻止する。

従って、以降はカウンタ回路CUの計数値は、入力パルス
が存在してもそれ以上はカウンタCNには印加されず上限
値で維持される。

本考案においては、この様に、３個のフリップフロップ
とゲートとの組み合わせからなる簡単な回路により、カ
ウンタ回路の計数値を上下限値で停止するという機能を
実現している。

なお、カウンタCUの計数値は、例えば上位のコンピュー
タから読み出すことができるように構成されていて、カ
ウンタ回路CUの係数値が一度上限値あるいは下限値に維
持された後は、上位のコンピュータがその状態を読み出
した後、上位コンピュータ側から、各カウンタC1〜CNに
リセット信号が印加され、再び係数動作が可能となるよ
うにしている。

カウンタCUの内容がカウンタ下限値に達した場合は、ゲ
ートG4が開となって、ダウンパルスが引続き印加されて
も、カウントダウンすることなく、カウンタ下限値を維
持する。

（考案の効果）以上説明したように、本考案によれば、フリップフロッ
プとゲートからなる簡単な回路を付加することによっ
て、上下限リミットをかけることのできるカウンタ回路
が実現できる。

【図面の簡単な説明】

第１図は本考案カウンタ回路の一例を示す構成ブロック
図、第２図はバイナリーカウンタの内部データの変化を
示す図、第３図はカウンタの上限リミットの動作を示す
波形図、第４図は従来のカウンタ回路においてパルスが
連続して入力された場合のカウント値の動きを示す波形
図、第５図は第１図の回路におけるパルスが連続して入
力された場合のカウント値の動きを示す波形図である。 CU……バイナリーカウンタ、FF1,FF2,FF3……フリップ
フロップ、G1〜G7……ゲート、IV1,IV2……インバー
タ。

Claims

【実用新案登録請求の範囲】

【請求項１】複数のカウンタ（C1〜CN）を従属接続して
構成され最下位カウンタ（CN）のアップ端子／ダウン端
子にそれぞれ計数すべきパルス信号が第1,第２のゲート
（G5,G6）を介して印加されるバイナリーカウンタ（C
U）と、最下位カウンタ（CN）のMSB出力によってセットされ最
上位のカウンタ（C1）のキャリー端子またはボーロー端
子からの信号によりリセットされる第１のフリップフロ
ップ（FF1）と、このフリップフロップ（FF1）からの出力と最上位カウ
ンタ（C1）のMSB出力とを受ける第３のゲート（G2）
と、この第３のゲートからの出力によりセットされると共に
その出力を前記第1,第２のゲート（G5,G6）と前記第３
のゲート（G2）とに印加する第２のフリップフロップ
（FF2）と、最上位カウンタ（C1）のMSB出力を受け当該MSB出力に応
じた状態をとることでMSB出力が上限値を示しているの
か下限値を示しているのかを区別する信号を出力する第
３のフリップフロップ（FF3）と、第３のフリップフロップ（FF3）からのMSB出力が上限値
を示しているのか下限値を示しているかの出力（Q,Qバ
ー）と第３のゲート（G2）からの出力とを受けその出力
を最下位カウンタ（CN）のアップ端子／ダウン端子に印
加する第4,第５のゲート（G4,G3）とを備えたカウンタ回路。