JPS6393224A - ｎビツト２進カウンタ - Google Patents
ｎビツト２進カウンタInfo
- Publication number
- JPS6393224A JPS6393224A JP23839186A JP23839186A JPS6393224A JP S6393224 A JPS6393224 A JP S6393224A JP 23839186 A JP23839186 A JP 23839186A JP 23839186 A JP23839186 A JP 23839186A JP S6393224 A JPS6393224 A JP S6393224A
- Authority
- JP
- Japan
- Prior art keywords
- state
- bits
- count
- output
- dummy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 235000006679 Mentha X verticillata Nutrition 0.000 description 1
- 235000002899 Mentha suaveolens Nutrition 0.000 description 1
- 235000001636 Mentha x rotundifolia Nutrition 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、デジタル回路とアナログ回路が混在する回路
、特にアナログ・デジタル変換器中でも積分方式アナロ
グ・デジタル変換器に使用されるｎビット二進カウンタ
に関する。
、特にアナログ・デジタル変換器中でも積分方式アナロ
グ・デジタル変換器に使用されるｎビット二進カウンタ
に関する。
（従来の技術）
従来、第５図に示すようなリセット端子Ｒ付きの基本的
なｎビットのカウンタがある。このカウンタは、カウン
ト入力端子ＧＫに入力されるパルスの回数をカウントし
、そのカウント数を端子Ｑ１〜Ｑｎに出力し、カウント
が終了したあと。
なｎビットのカウンタがある。このカウンタは、カウン
ト入力端子ＧＫに入力されるパルスの回数をカウントし
、そのカウント数を端子Ｑ１〜Ｑｎに出力し、カウント
が終了したあと。
リセット端子Ｒに与えられるリセット信号によってカウ
ント内容をＯにし１次のカウント入力を待つというもの
である。
ント内容をＯにし１次のカウント入力を待つというもの
である。
このカウンタの問題点は、カウント数が２ｎを越えた場
合、すなわちオーバーフロー状態の判別ができないこと
である。
合、すなわちオーバーフロー状態の判別ができないこと
である。
また、アナログ・デジタル変換器に用いられるカウンタ
のようにカウント数が２ｎを大きく越えることのない場
合は、第６図のように、カウンタを（ｎ＋１ ）ビット
とし、端子Ｑｎ１の出力が１のとき、オーバーフロー状
態と判別できる。ここで、カウンタを含む回路によって
は、カウンタのカウント数からある一定のカウント数を
ダミーカウントとしてさし引いて、その結果を改めてカ
ウント数とする場合がある。その場合、第６図のカウン
タでは、ダミーカウントをさし引くための回路を別に設
けなくてはならず、また、ダミーカウントよりカウント
数が少ない場合、すなわち、アンダーフローの状態を判
別することが困難となる。
のようにカウント数が２ｎを大きく越えることのない場
合は、第６図のように、カウンタを（ｎ＋１ ）ビット
とし、端子Ｑｎ１の出力が１のとき、オーバーフロー状
態と判別できる。ここで、カウンタを含む回路によって
は、カウンタのカウント数からある一定のカウント数を
ダミーカウントとしてさし引いて、その結果を改めてカ
ウント数とする場合がある。その場合、第６図のカウン
タでは、ダミーカウントをさし引くための回路を別に設
けなくてはならず、また、ダミーカウントよりカウント
数が少ない場合、すなわち、アンダーフローの状態を判
別することが困難となる。
（発明が解決しようとする問題点）
本発明は８従来技術がオーバーフロー状態。
アンダーフロー状態、若しくは通常状態の判別が困難で
あったことに鑑みてなされたもので、外付けの回路なし
に、ダミーカウントをさし引いたカウント数を出力し、
かつ、オーバーフロー状態。
あったことに鑑みてなされたもので、外付けの回路なし
に、ダミーカウントをさし引いたカウント数を出力し、
かつ、オーバーフロー状態。
アンダーフロー状態、及びそれ以外の通常のカウントが
出力される状態を示す出力をもつｎビット２進カウンタ
を提供することを目的とする。
出力される状態を示す出力をもつｎビット２進カウンタ
を提供することを目的とする。
［発明の構成］
〈問題点を解決するための手段と作用）本発明は、ロー
ド信号を与えることによってダミーカウントがプリセッ
トされ、パルス入力信号によってカウントをおこない下
位のｎビットから前記ダミーカウントをさし引いたカウ
ント数が出力され、さらに、カウントの状態がアンダー
フロー状態から通常状態へ変化するとき及び通常状態か
らオーバーフロー状態に変化するときに上位の２ビット
が変化する（ｎ＋２）ビットの二進カウンタと、このカ
ウンタの上位の２ビットからアンダーフロー状態、通常
状態、もしくはオーバーフロー状態を示す出力に変換す
る論理回路とを具備し、外付は回路なしに、ダミーカウ
ントをさし引いたカウント数を出力し、かつオーバーフ
ロー状態、アンダーフロー状態、及び通常状態を判別で
き、それに対する処理を容易に行なうことができる。
ド信号を与えることによってダミーカウントがプリセッ
トされ、パルス入力信号によってカウントをおこない下
位のｎビットから前記ダミーカウントをさし引いたカウ
ント数が出力され、さらに、カウントの状態がアンダー
フロー状態から通常状態へ変化するとき及び通常状態か
らオーバーフロー状態に変化するときに上位の２ビット
が変化する（ｎ＋２）ビットの二進カウンタと、このカ
ウンタの上位の２ビットからアンダーフロー状態、通常
状態、もしくはオーバーフロー状態を示す出力に変換す
る論理回路とを具備し、外付は回路なしに、ダミーカウ
ントをさし引いたカウント数を出力し、かつオーバーフ
ロー状態、アンダーフロー状態、及び通常状態を判別で
き、それに対する処理を容易に行なうことができる。
（実施例）
以下図面を参照して本発明の一実施例を詳細に説明する
。
。
第１図は本発明の一実施例を示し、ロード端子しに与え
られるロード信号によって、初期値をプリセットできる
（ｎ＋２＞ビットの二進カウンタのプリセット端子Ｐ１
〜Ｐｎ２にある一定値を与える。その値は下位ｎビット
はｎビット二進表現されたダミーカウントの２の補数で
あり、上位２ビットは任意である。
られるロード信号によって、初期値をプリセットできる
（ｎ＋２＞ビットの二進カウンタのプリセット端子Ｐ１
〜Ｐｎ２にある一定値を与える。その値は下位ｎビット
はｎビット二進表現されたダミーカウントの２の補数で
あり、上位２ビットは任意である。
ロード信号によってｎビットカウンタ初期値及び状態ビ
ット初期値がプリセットされたあと、カウント入力端子
ＣＫにパルスが入力され、カウントが開始される。
ット初期値がプリセットされたあと、カウント入力端子
ＣＫにパルスが入力され、カウントが開始される。
端子Ｑ１〜Ｑｎからのｎビットカラン１−出力のカウン
ト数がダミーカウントより少ないときは。
ト数がダミーカウントより少ないときは。
上位の２ビットの端子Ｑｎｌ、Ｑｎ２の値は変化しない
。この状態がアンダー７０−の状態ＵＦである。カウン
ト数がダミーカウントに等しくなると、下位ｎビットの
端子Ｑ１〜Ｑｎは、すべてＯになり、端子Ｑｎ１．Ｑｎ
２が変化する。
。この状態がアンダー７０−の状態ＵＦである。カウン
ト数がダミーカウントに等しくなると、下位ｎビットの
端子Ｑ１〜Ｑｎは、すべてＯになり、端子Ｑｎ１．Ｑｎ
２が変化する。
これ以降は、下位ｎビットの端子Ｑ１〜Ｑｎに実際のカ
ウント数からダミーカウントを差し引いたカウント数が
出力される。この状態を通常状態ＮＤと呼ぶ。さらにカ
ウントが進み再び下位ｎビットの端子Ｑ１〜Ｑｎがすべ
てＯになると、それに従って上位の端子Ｑｎｌ、Ｑｎ２
が変化する。
ウント数からダミーカウントを差し引いたカウント数が
出力される。この状態を通常状態ＮＤと呼ぶ。さらにカ
ウントが進み再び下位ｎビットの端子Ｑ１〜Ｑｎがすべ
てＯになると、それに従って上位の端子Ｑｎｌ、Ｑｎ２
が変化する。
これ以降はオーバーフロー状態である。これらのことか
ら、カウンタの状態が、アンダー７０−状１９ＬＩＦか
らから通常状ｇＮＤへと変化するとき。
ら、カウンタの状態が、アンダー７０−状１９ＬＩＦか
らから通常状ｇＮＤへと変化するとき。
及び通常状態ＮＤからオーバーフロー状１０Ｆに変化す
るときに、上位の２ビットの端子Ｑｎ １ 。
るときに、上位の２ビットの端子Ｑｎ １ 。
Ｑｎ２が変化することにより、逆に、この２ビットＱｎ
１．Ｑｎ２によって、３つの状態を区別することができ
る。この２ごットＱｎ １ 、 Ｑｎ ２は論理回路を
通して、３つの状態を示す出力に変換される。
１．Ｑｎ２によって、３つの状態を区別することができ
る。この２ごットＱｎ １ 、 Ｑｎ ２は論理回路を
通して、３つの状態を示す出力に変換される。
第２図〜第４図に第１図の応用例を示す。
第２図は上位２ビットのプリセットをともにした場合の
例である。この場合、端子Ｑｎ１が通常状態を示す出力
ＮＤ、Ｉ子Ｑｎ２がオーバーフロー状態を示す出力ＯＦ
、端子ＱｎｌとＱｎ２の論理和ゲートＧを通し、インバ
ータＩによる反転の出力がアンダーフロー状態を示す出
力ＵＦとなる。
例である。この場合、端子Ｑｎ１が通常状態を示す出力
ＮＤ、Ｉ子Ｑｎ２がオーバーフロー状態を示す出力ＯＦ
、端子ＱｎｌとＱｎ２の論理和ゲートＧを通し、インバ
ータＩによる反転の出力がアンダーフロー状態を示す出
力ＵＦとなる。
第３図は第４図の回路を応用して、カウント結果にオー
バーフロー処理及びアンダーフロー処理を行なって並列
に出力する回路である。カウンタの下位ｎビットの端子
Ｑ１〜Ｑｎからの出力はつずく論理和ゲートＧを通して
出力Ｄ′１〜［）−ｎに出力ＮＤが１のときはそんまま
出力され、出力ＮＤがＯのときは出力Ｄ′１〜Ｄ−ｎは
すべて１が出力される。出力Ｄ′１〜［）−ｎは排他的
論理和ゲートＲＧを通して、出力Ｄ１〜Ｄｎに出力ＵＦ
Ｉ′ｆｉＯのときはそのまま出力され、出力ＵＦが１の
ときは反転して出力される。この様にして。
バーフロー処理及びアンダーフロー処理を行なって並列
に出力する回路である。カウンタの下位ｎビットの端子
Ｑ１〜Ｑｎからの出力はつずく論理和ゲートＧを通して
出力Ｄ′１〜［）−ｎに出力ＮＤが１のときはそんまま
出力され、出力ＮＤがＯのときは出力Ｄ′１〜Ｄ−ｎは
すべて１が出力される。出力Ｄ′１〜［）−ｎは排他的
論理和ゲートＲＧを通して、出力Ｄ１〜Ｄｎに出力ＵＦ
Ｉ′ｆｉＯのときはそのまま出力され、出力ＵＦが１の
ときは反転して出力される。この様にして。
カウント結果は５通常状態のときは、ダミーカウントを
差し引いた値が出力され、オーバーフロー状態の場合は
、すべて１が出力され、アンダーフロー状態のときはす
べてＯが出力される。
差し引いた値が出力され、オーバーフロー状態の場合は
、すべて１が出力され、アンダーフロー状態のときはす
べてＯが出力される。
第４図は第３図の回路を変更してデータを直列に出力さ
せる回路である。これは第３図における出力Ｄ′１〜［
）−ｎをｎビットのシフトレジスタＳＲに入力し、シフ
ト出力り一から出てくるデータを出力ＵＦによって排他
的論理和ゲートＲＧで。
せる回路である。これは第３図における出力Ｄ′１〜［
）−ｎをｎビットのシフトレジスタＳＲに入力し、シフ
ト出力り一から出てくるデータを出力ＵＦによって排他
的論理和ゲートＲＧで。
非反転または反転を行なう回路である。
［発明の効果］
以上述べたように本発明によれば、外付けの回路なしに
、ダミーカウントを差し 引いたカウント数を出力し、かつ、オーバーフロー状態
、アンダーフロー状態、及び通常状態を判別でき、それ
に対する処理を容易に行なうことができる。また８回路
の規模が比較的小さく、構成も簡単である。
、ダミーカウントを差し 引いたカウント数を出力し、かつ、オーバーフロー状態
、アンダーフロー状態、及び通常状態を判別でき、それ
に対する処理を容易に行なうことができる。また８回路
の規模が比較的小さく、構成も簡単である。
第１図は本発明の一実浦例を示す構成説明図。
第２図〜第４図は第１図の応用例を示す構成説明図、第
５図及び第６図は従来のカウンタを示す構成説明図であ
る。 Ｇ・・・論理和ゲート、Ｉ・・・インバータ、ＲＧ・・
・排他的論理和ゲート、ＳＲ・・・ｎビットシフトレジ
スタ。 出願人代理人 弁理士 鈴江武彦 衣′初出力 第１図 ｎヒ゛ミント 乃つｚト出、力 第５図 第６図
５図及び第６図は従来のカウンタを示す構成説明図であ
る。 Ｇ・・・論理和ゲート、Ｉ・・・インバータ、ＲＧ・・
・排他的論理和ゲート、ＳＲ・・・ｎビットシフトレジ
スタ。 出願人代理人 弁理士 鈴江武彦 衣′初出力 第１図 ｎヒ゛ミント 乃つｚト出、力 第５図 第６図
Claims (1)
- ロード信号を与えることによってダミーカウントがプリ
セットされ、パルス入力信号によってカウントをおこな
い下位のｎビットから前記ダミーカウントをさし引いた
カウント数が出力され、さらに、カウントの状態がアン
ダーフロー状態から通常状態へ変化するとき及び通常状
態からオーバーフロー状態に変化するときに上位の２ビ
ットが変化する（ｎ＋２）ビットの二進カウンタと、こ
のカウンタの上位の２ビットからアンダーフロー状態、
通常状態、もしくはオーバーフロー状態を示す出力に変
換する論理回路とを具備することを特徴とするｎビット
二進カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23839186A JPS6393224A (ja) | 1986-10-07 | 1986-10-07 | ｎビツト２進カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23839186A JPS6393224A (ja) | 1986-10-07 | 1986-10-07 | ｎビツト２進カウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6393224A true JPS6393224A (ja) | 1988-04-23 |
Family
ID=17029498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23839186A Pending JPS6393224A (ja) | 1986-10-07 | 1986-10-07 | ｎビツト２進カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6393224A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6668298B1 (en) * | 1999-12-29 | 2003-12-23 | Intel Corporation | Shifting an input signal from a high-speed domain to a lower-speed domain |
-
1986
- 1986-10-07 JP JP23839186A patent/JPS6393224A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6668298B1 (en) * | 1999-12-29 | 2003-12-23 | Intel Corporation | Shifting an input signal from a high-speed domain to a lower-speed domain |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6159914A (ja) | デイジタル圧縮装置 | |
| JPS6286919A (ja) | コ−ド変換回路 | |
| JPS62135776A (ja) | 自動範囲式周波数センサ | |
| US4990917A (en) | Parallel analog-to-digital converter | |
| KR880013330A (ko) | D/a 변환기 | |
| EP0217009A2 (en) | Thermometer-to-adjacent binary encoder | |
| JPS6393224A (ja) | ｎビツト２進カウンタ | |
| US5107265A (en) | Analog to digital converter | |
| JPS609882Y2 (ja) | デイジタル相関器 | |
| JPH0731627Y2 (ja) | カウンタ回路 | |
| JPH0369204A (ja) | ゲイン制御回路 | |
| JP2769777B2 (ja) | パルス幅変調信号のディジタル信号への復調回路 | |
| JPS61274425A (ja) | デイジタル圧縮回路 | |
| JPS63164616A (ja) | バイナリカウンタ | |
| SU411453A1 (ja) | ||
| SU1338074A1 (ru) | Устройство дл кодировани аналоговой информации | |
| SU1246355A1 (ru) | Устройство допускового контрол | |
| JPH02232722A (ja) | 符号付きディジット数正負判定回路 | |
| SU1381498A1 (ru) | Логарифмический преобразователь | |
| JPS6369325A (ja) | ２進化１０進符号からの変換回路 | |
| JPH0331015B2 (ja) | ||
| JPS639317A (ja) | 整数値実数値変換器 | |
| JPS579171A (en) | Restoration circit for compressed data | |
| JPH0279010A (ja) | ３ステートデジタルエンコーダの読取装置 | |
| JPH03181817A (ja) | カウンタ装置 |