JPH0729486U

JPH0729486U - 半導体試験装置用周期発生器

Info

Publication number: JPH0729486U
Application number: JP063421U
Authority: JP
Inventors: 正幸伊藤; 康隆鶴木
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1993-11-01
Filing date: 1993-11-01
Publication date: 1995-06-02
Anticipated expiration: 2008-11-01
Also published as: JP2605300Y2; US5761100A

Abstract

(57)【要約】【目的】半導体試験装置用周期発生器に於いて、オッ
ド側とイーブン側を各々独立して加算するようにして、
クリティカルパスに依存しない高速な、周期発生器を提
供する。【構成】第１加算器４１２と、第２加算器４１０を設
ける。第２加算器４１０の出力端は、第１加算器４１２
の１入力端に接続する。そして、フリップフロップ６１
０を設ける。フリップフロップ６１０の出力端子は、第
２加算器４１０の１入力端に接続する。フリップフロッ
プ６１０の入力端は、第１加算器４１２の端数出力端に
接続する。このようにして、第１加算器４１２からキャ
リー信号を得、フリップフロップ６１０から累積端数値
を得て、累積加算部を構成する。さらに、遅延回路８２
０を設けて、キャリー入力端に接続して構成する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は半導体試験装置に搭載した周期発生器に於いて、インタリーブ動作時のクリティカルパスをなくすことにより高速化した、半導体試験装置用周期発生器に関する。

【０００２】

【従来の技術】

従来、半導体試験装置に搭載される周期発生器に於いて、テスト周期を発生させる場合は、カウンタと遅延回路の組み合わせを用いて発生している。

【０００３】図４に周期発生部の従来例を示す。先ず、クロック発生部３から、周期Ｔのクロック・パルスを発生する。カウンタ一致回路５では、指定されたカウント数１０３をカウントする。カウント数（Ｉ）１０３は、周期値メモリ２の内容のうち、周期Ｔの整数倍数が指定される。周期Ｔ未満の周期値（Ｆ）１０４は、加算器４に与えられる。周期値メモリ２は、パタン発生部１からのアドレス１０１により動作する。

【０００４】次に、加算器４の他の入力端子には、フリップフロップ６の出力端子が接続されている。当該フリップフロップ６の入力端子は、当該加算器４の出力端子に接続されている。また、当該フリップフロップ６のクロック端子には、クロック発生器３の出力を印加する。すなわち、加算器４は、前回のデータと今回のデータを加算して、出力とする累積加算器を構成している。

【０００５】加算器４の演算結果（累積値）がＴを越えると、当該加算器４からキャリー１０６を発生する。遅延回路８では、カウンタ一致回路５の出力１０５を基に、上記キャリー１０８によりカウンタ一致出力１０５を遅延させる処理を行う。この出力（ＲＡ）は、パタン発生部１に与え、次の周期の発生トリガとなる。

【０００６】また、上記遅延回路８の出力（ＲＡ）は、遅延素子９に与え、フリップフロップ６の出力（累積値の端数値）ＲＭＤに対応する遅延を行い。出力（ＲＴ）を発生する。この周期ＲＴを基に、遅延波形生成部１０で被測定デバイス１２に必要とされる波形に整形して、ピンエレクトロニクス１１から取り出す。

【０００７】図５は、従来例の動作を示すタイムチャートである。周期Ｔに満たない周期値ＲＭＤが、クロック同期出力ＲＡに付加されて、出力ＲＴを発生する。なお、このタイムチャート例では、周期設定値は２．２５とし、前回の端数値ＲＭＤはゼロと仮定して図示している。このように、端数値の累積値に対応して、ＲＭＤ（０．２５＋０．２５＝０．５）やＲＭＤ（０．５＋０．２５＝０．７５）を発生している。ＲＭＤを演算する場合には、加算器４での加算値が（０．７５＋０．２５＝１．０）となるため、キャリーが発生し、フリップフロップ７を通じて、遅延回路８に与えられる。一方、端数値はゼロとなるため、結局ＲＭＤはゼロとなる。上記キャリーにより、カウンタ一致信号１０５が遅延回路８で１クロック分遅れて出力されるので、ＲＡは図５の図示のように発生し、ＲＴも図示のように発生する。

【０００８】上述の周期値の端数値は、次のように表すことができる。ＲＭＤ＝ｍｏｄ（（ＲＭＤ＋（ＲＴ−ＲＡ））／Ｔ）一般的には、ＲＭＤ_n＝ｍｏｄ（（ＲＭＤ_(n-1)＋（ＲＴ_n−ＲＡ_n））／Ｔ）で定まる。

【０００９】次に、テスト周期ＲＡを高速にする場合、各機能ブロックの動作速度が問題となる。そして、高速な機能ブロックが構成出来ない場合、又は、安価で低速な機能ブロックで構成したい場合には、次のように、インタリーブ構造がとられる。

【００１０】図６は、２ウェイ・インタリーブ構造の例を示すブロック図である。周期発生器５１に於いて、クロック同期の周期（ＲＡ）を奇数部（オッド側）と偶数部（イーブン側）に振り分ける。そして、遅延波形生成部５２に於いては、２つの遅延波形生成モジュール５２１と５２２を設ける。この波形生成モジュールのうち、オッド側５２１に対しては、オッド側の周期信号（ＲＡＯ）を与える。そして、イーブン側５２２に対しては、イーブン側の周期信号（ＲＡＥ）を与える。

【００１１】次に、周期Ｔ未満の端数値ＲＭＤについても、同様に奇数部（オッド側）と偶数部（イーブン側）に振り分ける。そして、当該波形生成モジュールのうち、オッド側５２１に対しては、オッド側の端数信号（ＲＭＤＯ）を与える。そして、イーブン側５２２に対しては、イーブン側の端数信号（ＲＭＤＥ）を与える。

【００１２】このように、インタリーブ構造を採ることにより、各遅延波形生成モジュール（５２１、５２２）は、周期（ＲＡ）の１／２で動作すればよく、高速で高価な部品を使用しないですむ。図７に、この動作のタイムチャートを示す。しかし、この場合でも、周期発生器５１に於ける加算器部分の動作は、前述の式ＲＭＤ_n＝ｍｏｄ（（ＲＭＤ_(n-1)＋（ＲＴ_n−ＲＡ_n））／Ｔ）と同じ動作が要求される。すなわち、演算に、１つ前のＲＭＤ値を使用しているので、テスタ周期（ＲＡ）で演算が終了している必要があり、動作がクリティカルとなる。

【００１３】

【考案が解決しようとする課題】

従来の半導体試験装置用周期発生器は次のような欠点をもっていた。

【００１４】一般に、ＬＳＩの高速化に対応するため、最近の半導体試験装置には、数１００ＭＨｚのタイミング発生が要求される。しかし、上述のように、インタリーブ構造により、高速化を図っても、加算部分での動作がクリティカルパスとなって動作限界を定めており、高速化が困難であった。

【００１５】本考案は、上述したような従来の技術が有する問題点に鑑みてなされるものであって、半導体試験装置用周期発生器に於いて、オッド側とイーブン側を各々独立して加算するように構成することにより、従来のクリティカルパスに依存しない高速な、半導体試験装置用周期発生器を提供するものである。

【００１６】

【課題を解決するための手段】

半導体試験装置に搭載した周期発生器において、周期端数値を得るための第１加算器４１２を設ける。そして、当該第１加算器４１２の１入力端子には、インタリーブ相手側の設定端数を与える。つぎに、累積値を得るための第２加算器４１０を設ける。そして、当該第２加算器４１０の出力端子は、当該第１加算器４１２の他の入力端子に接続する。そして、当該第２加算器４１０の１入力端子には、インタリーブ自分側の設定端数を与える。次に、累積値を保持するためのフリップフロップ６１０を設ける。そして、当該フリップフロップ６１０の出力端子は、当該第２加算器４１０の他の入力端子に接続する。そして、当該フリップフロップ６１０の入力端子は、当該第１加算器４１２の端数出力端子に接続する。このようにして、当該第１加算器４１２のキャリー出力端子からキャリー信号を得、当該フリップフロップ６１０の出力端子から累積端数値を得て、半導体試験装置用周期発生器を構成する。

【００１７】さらに、前記の回路に追加して、クロック同期部５００として、遅延回路８２０を設ける。そして、当該遅延回路８２０の入力端子には、カウンタ一致回路５２０の出力信号を与える。そして、当該遅延回路８２０のキャリー入力端子には、当該第１加算器４１２のキャリー出力信号を与える。このようにして、キャリー信号が存在する場合には、クロック周期分の遅延を与えてクロック同期信号を出力して、半導体試験装置用周期発生器を構成する。

【００１８】

【作用】

本考案では、半導体試験装置用周期発生器に於いて、オッド側とイーブン側を各々独立して加算するように構成している。すなわち、例えばオッド側である場合には、オッドの値を累積加算しており、イーブン側である場合には、イーブンの値を累積加算しているから、反対サイドの加算器出力が不要である。以上により、従来のクリティカルパスは存在せず、このため高速な周期発生動作を行う。

【００１９】

【実施例】

本考案の実施例について図面を参照して説明する。図１は本考案の１実施例を示すブロック図である。

【００２０】図１に於いて示すように、オッド側の端数値を得るための加算器４１２を設ける。当該加算器４１２の１入力端子は、イーブン側の設定端数値を与えるために、フリップフロップ４２１の出力端子に接続する。当該加算器４１２の他の入力端子には、加算器４１０を設けて、その端数出力端子を接続する。当該加算器４１２の出力端子には、フリップフロップ６１０を設けて、その入力端子を接続する。当該加算器４１０の１入力端子は、当該フリップフロップ６１０の出力端子に接続する。当該加算器４１０の他の入力端子には、オッド側の設定端数値を与えるために、フリップフロップ４１１の出力端子に接続する。このように、加算器４１２、４１０とフリップフロップ６１０により、累積加算器を構成する。

【００２１】そして、当該加算器４１２の累積値がクロックパルスＣＬＫの周期（Ｔ）を越えた場合には、当該加算器４１２のキャリー端子から、キャリーが発生し、出力端に設けたフリップフロップ７１０を介してこのキャリー信号を取り出す。なお、上述の各フリップフロップのトリガ端子には、クロックパルスＣＬＫを与える。また、イネーブル端子には、周期トリガ信号を与える。

【００２２】次に、同様に、イーブン側の累積加算器を次のように構成する。イーブン側の端数値を得るための加算器４２３を設ける。当該加算器４２３の１入力端子は、オッド側の設定端数値を与えるために、フリップフロップ４１１の出力端子に接続する。当該加算器４２３の他の入力端子には、加算器４２０を設けて、その端数出力端子を接続する。当該加算器４２３の出力端子には、フリップフロップ６２０を設けて、その入力端子を接続する。当該加算器４２０の１入力端子は、当該フリップフロップ６２０の出力端子に接続する。当該加算器４２０の他の入力端子には、１周期遅れたイーブン設定端数値を与えるために、フリップフロップ４２２を設けて出力端子に接続する。当該フリップフロップ４２２の入力端子は、フリップフロップ４２１の出力端子に接続する。このように、加算器４２３、４２０とフリップフロップ６２０により、累積加算器を構成する。

【００２３】そして、当該加算器４２３の累積値がクロックパルスＣＬＫの周期（Ｔ）を越えた場合には、当該加算器４２３のキャリー端子から、キャリーが発生し、出力端に設けたフリップフロップ７２０を介してこのキャリー信号を取り出す。なお、上述の各フリップフロップのトリガ端子には、クロックパルス（ＣＬＫ）を与える。また、イネーブル端子には、周期トリガ信号を与える。

【００２４】このように、オッド側周期端数値（ＦＯ）をフリップフロップ４１１に与え、イーブン側周期端数値（ＦＥ）をフリップフロップ４２１に与えることにより、フリップフロップ６１０側からオッド側累積端数値（ＲＭＤＯ）を取り出す事が出来、フリップフロップ６２０側から、イーブン側累積端数値（ＲＭＤＥ）を取り出すことができる。

【００２５】次に、クロック周期の倍数部は、次のように構成する。最初のスタートを設定するために、オアゲート８２１を設ける。当該オアゲート８２１の出力端子は、イーブン側の周期倍数を定めるカウンタ一致回路５１０のセット端子に接続する。当該カウンタ一致回路５１０のデータ端子には、フリップフロップ５１２を設けて接続する。当該フリップフロップ５１２の入力端子には、フリップフロップ５１１の出力信号を印加する。当該カウンタ一致回路５１０の出力端子は、遅延回路８１０の入力端子に接続する。当該遅延回路８１０のキャリー入力端子には、前述のフリップフロップ７２０の出力端子を接続する。

【００２６】このように構成することにより、イーブン側に設定されたカウント数後に、カウンタ一致回路５１０から、一致信号を発生する。この一致信号を基に、遅延回路８１０を通り、イーブン側カウント同期出力（ＲＡＥ）を発生する。もしイーブン側キャリーが発生していたら、遅延回路８１０で１周期分の遅延を行って、出力（ＲＡＥ）を発生する。

【００２７】次に、当該遅延回路８１０の出力端子は、オッド側の周期倍数を定めるカウンタ一致回路５２０のセット端子に接続する。当該カウンタ一致回路５２０のデータ端子には、フリップフロップ５２２を設けて接続する。当該フリップフロップ５２２の入力端子には、フリップフロップ５２１の出力信号を印加する。当該カウンタ一致回路５２０の出力端子は、遅延回路８２０の入力端子に接続する。当該遅延回路８２０のキャリー入力端子には、前述のフリップフロップ７１０の出力端子を接続する。

【００２８】このように構成することにより、オッド側に設定されたカウント数後に、カウンタ一致回路５２０から一致信号を発生する。この一致信号を基に、遅延回路８２０を通り、オッド側カウント周期出力を発生する。もしオッド側キャリーが発生していたら、遅延回路８２０で１周期分の遅延を行って、出力を発生する。この遅延回路８２０の出力端子は、前述のオアゲート８２１の他の入力端子に接続する。そして、このオアゲート８２１の出力信号をオッド側カウント同期出力（ＲＡＯ）として取り出す。

【００２９】また、オアゲート８１１を設け、各入力端子には、上述のイーブン側カウント同期出力（ＲＡＥ）とオッド側カウント同期出力（ＲＡＯ）を接続する。そして、当該オアゲート８１１の出力端子からテスタ周期信号（ＲＡ）を取り出す。以上の構成をとれば、加算器にテスタ周期（ＲＡ）の２倍の周期でデータを入力することで、反対サイドの加算器出力を使用せずに、各々が独立して加算してゆくことができる。従って、従来のインタリーブ構造の欠点であった１つ前の結果（反対サイドの結果）を使用するため、クリティカルになるという欠点が克服できる。

【００３０】図２に本考案による動作をタイムチャートで示す。設定周期は２．２５Ｔを発生した場合を示している。また、図３に、図２に於ける累積加算の進み方を示している。テスト位相（ＲＴ）は、基本的に次式であらわせる。ＲＴ＝Ｉ×Ｔ＋Ｆ一般に、ＲＴ_n＝Ｉ_n×Ｔ＋Ｆ_n＋ＲＭＤ_(nー1) さらに、ＲＴ_n＝(Ｉ_n＋Ｃａ((Ｆ_n＋ｍｏｄ((Ｆ_(n-1)＋ＲＭＤ_(n-2))／Ｔ))／Ｔ))×Ｔ＋ (Ｆ_n＋ｍｏｄ((Ｆ_(n-1)＋ＲＭＤ_(n-2))／Ｔ)) と表せる。ここで、Ｃａ（Ｘ／Ｔ）とは、ＸをＴで割ったときの商を表す。この式のＲＭＤを見ると、現在のテスト周期ｎの２つ前の値_(n-2)を使っていることがわかる。すなわち、２つ前というのは、例えばオッド側である場合には、オッドの値であり、イーブン側である場合には、イーブンの値であるから、反対サイドの加算器出力が不要であることを意味している。以上により、従来のクリティカルパスは存在せず、このため高速な周期発生器が実現できた。

【００３１】なお、実施にあたっては、累積値（ＲＭＤ）のみが必要な場合には、図１におけるクロック同期部５００を省いて構成し、累積加算部のみとして動作させてもよい。

【００３２】

【考案の効果】

以上説明したように本考案は構成されているので、次に記載する効果を奏する。

【００３３】半導体試験装置の周期発生器に於いて、オッド側とイーブン側を各々独立して加算するように構成したので、クリティカルパスに依存しない高速な、半導体試験装置用周期発生器を提供できた。

【図面の簡単な説明】

【図１】本考案の構成を示すブロック図である。

【図２】本考案の動作を示すフローチャートである。

【図３】本考案に於ける累積加算の進み方を示すタイム
チャートである。

【図４】従来の構成を示すブロック図である。

【図５】従来の動作を示すフローチャートである。

【図６】従来のインタリーブ構成を示すブロック図であ
る。

【図７】従来のインタリーブ動作を示すフローチャート
である。

【符号の説明】

１パタン発生部２、２００周期値メモリ部３クロック発生部４、４１０、４１２、４２０、４２３加算器５、５１０、５２０カウンタ一致回路６、７フリップフロップ８、８１０、８２０遅延回路９遅延素子１０遅延波形生成部１１ピンエレクトロニクス部１２ＤＵＴ

Claims

【実用新案登録請求の範囲】

【請求項１】半導体試験装置に搭載した周期発生器に
おいて、周期端数値を得るための第１加算器（４１２）を設け、当該第１加算器（４１２）の１入力端子には、インタリ
ーブ相手側の設定端数を与え、累積値を得るための第２加算器（４１０）を設け、当該第２加算器（４１０）の出力端子は、当該第１加算
器（４１２）の他の入力端子に接続し、当該第２加算器
（４１０）の１入力端子には、インタリーブ自分側の設
定端数を与え、累積値を保持するためのフリップフロップ（６１０）を
設け、当該フリップフロップ（６１０）の出力端子は、当該第
２加算器（４１０）の他の入力端子に接続し、当該フリ
ップフロップ（６１０）の入力端子は、当該第１加算器
（４１２）の端数出力端子に接続し、上記構成により、当該第１加算器（４１２）のキャリー
出力端子からキャリー信号を得、当該フリップフロップ
（６１０）の出力端子から累積端数値を得ることを特徴
とする、半導体試験装置用周期発生器。
【請求項２】前記の回路を具備し、遅延回路（８２０）を設け、当該遅延回路（８２０）の入力端子には、カウンタ一致
回路（５２０）の出力信号を与え、当該遅延回路（８２
０）のキャリー入力端子には、当該第１加算器（４１
２）のキャリー出力信号を与え、上記構成により、キャリー信号が存在する場合には、ク
ロック周期分の遅延を与えてクロック同期信号を出力す
る請求項１記載の、半導体試験装置用周期発生器。