JPH0728859A - 論理回路図エディタシステム - Google Patents
論理回路図エディタシステムInfo
- Publication number
- JPH0728859A JPH0728859A JP5169304A JP16930493A JPH0728859A JP H0728859 A JPH0728859 A JP H0728859A JP 5169304 A JP5169304 A JP 5169304A JP 16930493 A JP16930493 A JP 16930493A JP H0728859 A JPH0728859 A JP H0728859A
- Authority
- JP
- Japan
- Prior art keywords
- logic circuit
- terminals
- circuit diagram
- input
- logical connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/10—Geometric CAD
- G06F30/18—Network design, e.g. design based on topological or interconnect aspects of utility systems, piping, heating ventilation air conditioning [HVAC] or cabling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2111/00—Details relating to CAD techniques
- G06F2111/12—Symbolic schematics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Geometry (AREA)
- Evolutionary Computation (AREA)
- General Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】コンピュータ支援設計を使用して論理回路図中
の各回路の論理的接続関係を設定する論理回路図エディ
タシステムに関し、頁間の論理的接続関係を容易な操作
方法で入力ミス少なく設定できるようにした論理回路図
エディタシステムを提供する。 【構成】論理回路図エディタシステムは、コンピュータ
装置本体２１内に、記憶部３０と論理接続決定手段４０
とマウス２３やキーボード２４の入力手段を有する。記
憶部３０はディスプレイ装置２２に表示される論理回路
図中の論理回路や端子の論理接続情報及び信号名を予め
格納されている。論理接続決定手段４０は少なくともマ
ウス２３により指示された端子が同一でなく、それらの
端子間に障害があると判断したときには、入力信号名を
指示された端子付近に表示し、端子間の結線は行わず、
かつ、論理的接続関係を設定する。
の各回路の論理的接続関係を設定する論理回路図エディ
タシステムに関し、頁間の論理的接続関係を容易な操作
方法で入力ミス少なく設定できるようにした論理回路図
エディタシステムを提供する。 【構成】論理回路図エディタシステムは、コンピュータ
装置本体２１内に、記憶部３０と論理接続決定手段４０
とマウス２３やキーボード２４の入力手段を有する。記
憶部３０はディスプレイ装置２２に表示される論理回路
図中の論理回路や端子の論理接続情報及び信号名を予め
格納されている。論理接続決定手段４０は少なくともマ
ウス２３により指示された端子が同一でなく、それらの
端子間に障害があると判断したときには、入力信号名を
指示された端子付近に表示し、端子間の結線は行わず、
かつ、論理的接続関係を設定する。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路図エディタシ
ステムに係り、特に、コンピュータ支援設計（ＣＡＤ）
を使用して、論理回路図中の各回路の論理的接続関係を
設定する論理回路図エディタシステムに関する。
ステムに係り、特に、コンピュータ支援設計（ＣＡＤ）
を使用して、論理回路図中の各回路の論理的接続関係を
設定する論理回路図エディタシステムに関する。
【０００２】
【従来の技術】論理回路図中の各端子の信号名を付与す
る論理回路図エディタシステムは、エンジニア・ワーク
・ステーション（ＥＷＳ）やパーソナルコンピュータ等
のハードウェアと、ソフトウェアからなるＣＡＤを用い
て、論理回路の設計者により、画面上の論理回路中の端
子をピックするなどで行われている（例えば、特開平３
−２２０８８号公報）。
る論理回路図エディタシステムは、エンジニア・ワーク
・ステーション（ＥＷＳ）やパーソナルコンピュータ等
のハードウェアと、ソフトウェアからなるＣＡＤを用い
て、論理回路の設計者により、画面上の論理回路中の端
子をピックするなどで行われている（例えば、特開平３
−２２０８８号公報）。
【０００３】例えば、図１１に示すように、設計しよう
とする論理回路のうちディスプレイ装置の一画面に表示
される１頁分の論理回路図が、それぞれ１、２および３
で示す如き構成であり、１頁目には、入力端子ａを有す
る論理回路５と、入力端子ｂを有する論理回路６の各出
力端子ｃ、ｄは、論理回路７の入力端子ｅ、ｆを介して
接続された状態にある論理回路図が示されている。
とする論理回路のうちディスプレイ装置の一画面に表示
される１頁分の論理回路図が、それぞれ１、２および３
で示す如き構成であり、１頁目には、入力端子ａを有す
る論理回路５と、入力端子ｂを有する論理回路６の各出
力端子ｃ、ｄは、論理回路７の入力端子ｅ、ｆを介して
接続された状態にある論理回路図が示されている。
【０００４】２頁目には、入力端子ｈと出力端子ｉを有
する論理回路８などからなる論理回路図が示されてい
る。さらに、３頁目には、入力端子ｊと出力端子ｋとを
有する論理回路９、多数の端子を有する集積回路１０、
入力端子ｍと出力端子ｎとを有する論理回路１１などか
らなる論理回路図が示されているものとする。
する論理回路８などからなる論理回路図が示されてい
る。さらに、３頁目には、入力端子ｊと出力端子ｋとを
有する論理回路９、多数の端子を有する集積回路１０、
入力端子ｍと出力端子ｎとを有する論理回路１１などか
らなる論理回路図が示されているものとする。
【０００５】このような論理回路図に対して、各端子に
入力または出力される信号名を入力する場合、従来は、
未結線未接続、結線接続、および未結線接続のそ
れぞれの信号名入力の場合で異なる操作を行っている。
入力または出力される信号名を入力する場合、従来は、
未結線未接続、結線接続、および未結線接続のそ
れぞれの信号名入力の場合で異なる操作を行っている。
【０００６】ここで、設計者が、１２で示す回路部分の
入力端子ｂに信号名を入力する場合を考える。この場合
には、この入力端子ｂが現在結線されておらず（未結
線）、また、接続相手となる他の端子が存在しない未接
続であるため（すなわち、上記のの未結線未接続の場
合）、入力端子ｂを、画面上において１回ピックし、信
号名（例えばＥとする）を、例えば、キーボードから入
力する。従って、この場合は、信号名の入力の前のピッ
クの回数は、１回で済む。
入力端子ｂに信号名を入力する場合を考える。この場合
には、この入力端子ｂが現在結線されておらず（未結
線）、また、接続相手となる他の端子が存在しない未接
続であるため（すなわち、上記のの未結線未接続の場
合）、入力端子ｂを、画面上において１回ピックし、信
号名（例えばＥとする）を、例えば、キーボードから入
力する。従って、この場合は、信号名の入力の前のピッ
クの回数は、１回で済む。
【０００７】次に、１３で示す回路部分の出力端子ｃと
入力端子ｅに、それぞれ信号名を入力する場合を考え
る。この場合は、出力端子ｃと入力端子ｅがそれぞれ互
いに結線されており、かつ、接続相手の端子であるから
（すなわち、上記のの結線接続の場合）、設計者は、
画面上において上記の出力端子ｃと入力端子ｅをそれぞ
れ１回ずつピックし、信号名（例えばＢとする）を入力
する。従って、この場合は、信号名の入力前のピックの
回数は、２回となる。
入力端子ｅに、それぞれ信号名を入力する場合を考え
る。この場合は、出力端子ｃと入力端子ｅがそれぞれ互
いに結線されており、かつ、接続相手の端子であるから
（すなわち、上記のの結線接続の場合）、設計者は、
画面上において上記の出力端子ｃと入力端子ｅをそれぞ
れ１回ずつピックし、信号名（例えばＢとする）を入力
する。従って、この場合は、信号名の入力前のピックの
回数は、２回となる。
【０００８】さらに、１４で示す回路部分の出力端子ｇ
と入力端子ｈにそれぞれ信号名を入力する場合について
考える。この場合は、出力端子ｇと入力端子ｈがそれぞ
れ互いに接続相手の端子であるが、表示される頁が異な
るため結線の図示ができない未結線の状態であるから
（すなわち、上記のの未結線接続の場合）、設計者
は、画面上において、上記の出力端子ｇを１回ピックし
て、信号名（例えばＣとする）を入力した後、画面を切
り換え入力端子ｈを１回ピックして、同じ信号名Ｃを入
力する。従って、この場合は、ピックの回数は２回で、
信号名の入力も２回必要となる。
と入力端子ｈにそれぞれ信号名を入力する場合について
考える。この場合は、出力端子ｇと入力端子ｈがそれぞ
れ互いに接続相手の端子であるが、表示される頁が異な
るため結線の図示ができない未結線の状態であるから
（すなわち、上記のの未結線接続の場合）、設計者
は、画面上において、上記の出力端子ｇを１回ピックし
て、信号名（例えばＣとする）を入力した後、画面を切
り換え入力端子ｈを１回ピックして、同じ信号名Ｃを入
力する。従って、この場合は、ピックの回数は２回で、
信号名の入力も２回必要となる。
【０００９】また、１５で示す回路部分の出力端子ｋと
ｍにそれぞれ信号名を入力する場合を考える。この場合
は、出力端子ｋと入力端子ｍがそれぞれ互いに接続相手
の端子であるが、それらの間に集積回路１０が図示され
ているため、結線の図示ができない未結線の状態である
から（すなわち、上記のの未結線接続の場合）、設計
者は、画面上において、上記の出力端子ｋを１回ピック
して、信号名（例えばＦとする）を入力した後、入力端
子ｍを１回ピックして、同じ信号名Ｆを入力する。従っ
て、この場合も、ピックの回数は２回で、信号名の入力
も２回必要となる。
ｍにそれぞれ信号名を入力する場合を考える。この場合
は、出力端子ｋと入力端子ｍがそれぞれ互いに接続相手
の端子であるが、それらの間に集積回路１０が図示され
ているため、結線の図示ができない未結線の状態である
から（すなわち、上記のの未結線接続の場合）、設計
者は、画面上において、上記の出力端子ｋを１回ピック
して、信号名（例えばＦとする）を入力した後、入力端
子ｍを１回ピックして、同じ信号名Ｆを入力する。従っ
て、この場合も、ピックの回数は２回で、信号名の入力
も２回必要となる。
【００１０】このように、上記の従来の論理回路図エデ
ィタシステムでは、異なる端子間を直接結線するか、各
端子に同一信号名を入力することで、論理的接続関係を
表現している。
ィタシステムでは、異なる端子間を直接結線するか、各
端子に同一信号名を入力することで、論理的接続関係を
表現している。
【００１１】
【発明が解決しようとする課題】しかし、上記の従来の
論理回路図エディタシステムは、画面上に表示できる論
理回路図の大きさに制限があるため、図１１の回路部分
１４のように、異なる頁の端子間で結線しなければなら
ない場合や、同一頁でも回路部分１５のように二つの端
子間で結線しようにもルートが見つからない場合には、
接続する二つの端子のそれぞれに同じ信号名を付与せざ
るを得ないないため、信号名の入力の際に一方の入力を
誤ると、論理的接続関係を設定することができないとい
う問題がある。
論理回路図エディタシステムは、画面上に表示できる論
理回路図の大きさに制限があるため、図１１の回路部分
１４のように、異なる頁の端子間で結線しなければなら
ない場合や、同一頁でも回路部分１５のように二つの端
子間で結線しようにもルートが見つからない場合には、
接続する二つの端子のそれぞれに同じ信号名を付与せざ
るを得ないないため、信号名の入力の際に一方の入力を
誤ると、論理的接続関係を設定することができないとい
う問題がある。
【００１２】また、上記の従来の論理回路図エディタシ
ステムでは、信号名を入力する際の操作は、上記の〜
の三つの場合のそれぞれで異なるため、操作ミスをし
易く、また、操作の習得に時間がかかるという問題もあ
る。
ステムでは、信号名を入力する際の操作は、上記の〜
の三つの場合のそれぞれで異なるため、操作ミスをし
易く、また、操作の習得に時間がかかるという問題もあ
る。
【００１３】本発明は、上記の点に鑑みなされたもの
で、操作を簡単化して、論理的接続の誤設定を防止する
ことができ、また、操作の統一化が図れて、操作の習得
時間を大幅に短縮させることができる論理回路図エディ
タシステムを提供することを目的とする。
で、操作を簡単化して、論理的接続の誤設定を防止する
ことができ、また、操作の統一化が図れて、操作の習得
時間を大幅に短縮させることができる論理回路図エディ
タシステムを提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、ディスプレイ装置の画面に頁単位で表示
された論理回路図中の論理回路や端子の論理接続情報お
よび信号名が予め格納されている記憶部と、論理回路図
中の接続しようとする端子を指示、および、信号名を入
力する入力手段と、少なくとも入力手段により指示され
た接続しようとする端子が同一でなく、かつ、端子間に
障害があると判断したときは、入力手段により入力され
た信号名を、指示された端子付近にそれぞれ表示すると
共に、指示された端子間の結線は行わず、端子間の論理
的接続関係を設定する論理接続決定手段とを有する構成
としたものである。
達成するため、ディスプレイ装置の画面に頁単位で表示
された論理回路図中の論理回路や端子の論理接続情報お
よび信号名が予め格納されている記憶部と、論理回路図
中の接続しようとする端子を指示、および、信号名を入
力する入力手段と、少なくとも入力手段により指示され
た接続しようとする端子が同一でなく、かつ、端子間に
障害があると判断したときは、入力手段により入力され
た信号名を、指示された端子付近にそれぞれ表示すると
共に、指示された端子間の結線は行わず、端子間の論理
的接続関係を設定する論理接続決定手段とを有する構成
としたものである。
【００１５】
【作用】本発明では、前記論理接続決定手段が指示され
た複数の端子間に障害があると判断したときには、入力
手段により入力された信号名を、指示された端子付近に
それぞれ表示するようにしているため、入力手段により
入力する信号名の入力操作は１回で済む。
た複数の端子間に障害があると判断したときには、入力
手段により入力された信号名を、指示された端子付近に
それぞれ表示するようにしているため、入力手段により
入力する信号名の入力操作は１回で済む。
【００１６】また、本発明では、前記論理接続決定手段
が指示された端子が同一であるか否か判断し、同一であ
るときは、前記入力手段により入力された信号名を指示
された端子付近に表示し、前記指示された端子が同一で
ないと判断したときは、端子間に障害があるか否か判断
し、障害がないと判断したときには、前記入力手段によ
り入力された信号名を、指示された端子付近にそれぞれ
表示するようにしている。このため、上記の複数の端子
間に障害がある場合と同様に、端子の指示操作と信号名
の入力手段による入力操作とを、いずれの場合も同一と
することができる。
が指示された端子が同一であるか否か判断し、同一であ
るときは、前記入力手段により入力された信号名を指示
された端子付近に表示し、前記指示された端子が同一で
ないと判断したときは、端子間に障害があるか否か判断
し、障害がないと判断したときには、前記入力手段によ
り入力された信号名を、指示された端子付近にそれぞれ
表示するようにしている。このため、上記の複数の端子
間に障害がある場合と同様に、端子の指示操作と信号名
の入力手段による入力操作とを、いずれの場合も同一と
することができる。
【００１７】
【実施例】以下、本発明の実施例について、図面を参照
して説明する。
して説明する。
【００１８】図１は本発明の一実施例の装置構成図、図
２は本発明の一実施例の動作説明用フローチャートを示
す。
２は本発明の一実施例の動作説明用フローチャートを示
す。
【００１９】図１において、２１はコンピュータ装置本
体で、記憶部３０や論理接続決定手段４０を実現するた
めの中央処理装置（ＣＰＵ）やメモリなどを内蔵してい
る。また、ディスプレイ装置２２は、論理回路図を表示
したり、ガイダンスを表示する。マウス２３は、表示さ
れている論理回路図上の、信号名を入力しようとする端
子をピックする。キーボード２４は、信号名を入力する
ための入力デバイスである。
体で、記憶部３０や論理接続決定手段４０を実現するた
めの中央処理装置（ＣＰＵ）やメモリなどを内蔵してい
る。また、ディスプレイ装置２２は、論理回路図を表示
したり、ガイダンスを表示する。マウス２３は、表示さ
れている論理回路図上の、信号名を入力しようとする端
子をピックする。キーボード２４は、信号名を入力する
ための入力デバイスである。
【００２０】コンピュータ装置本体２１内の回路と、デ
ィスプレイ装置２２、マウス２３およびキーボード２４
は、例えば、図１０に示すような公知の構成とされてい
る。同図中、図１と同一構成部分には同一符号を付し、
その説明を省略する。ＣＰＵ５０と、Ｉ／Ｏインタフェ
ース部５１および５２と、表示制御部５３と、記憶部３
０とは、コンピュータ装置本体２１に内蔵されている。
また、それらは、バス５４を介して接続されている。記
憶部３０は、リード・オンリ・メモリ（ＲＯＭ）３１、
ランダム・アクセス・メモリ（ＲＡＭ）３２などからな
る。
ィスプレイ装置２２、マウス２３およびキーボード２４
は、例えば、図１０に示すような公知の構成とされてい
る。同図中、図１と同一構成部分には同一符号を付し、
その説明を省略する。ＣＰＵ５０と、Ｉ／Ｏインタフェ
ース部５１および５２と、表示制御部５３と、記憶部３
０とは、コンピュータ装置本体２１に内蔵されている。
また、それらは、バス５４を介して接続されている。記
憶部３０は、リード・オンリ・メモリ（ＲＯＭ）３１、
ランダム・アクセス・メモリ（ＲＡＭ）３２などからな
る。
【００２１】ＣＰＵ５０は、ＲＯＭ３１に予め格納され
ている制御プログラムに従い、図２に示すフローチャー
トに従う動作をすることにより、論理接続決定手段４０
を実現する。ＲＡＭ３２には、各論理素子、端子、信号
線等の回路要素が、予め設計者により作成されて、配置
配線された論理接続情報が、例えば、図３に示す如き状
態で記憶されている。
ている制御プログラムに従い、図２に示すフローチャー
トに従う動作をすることにより、論理接続決定手段４０
を実現する。ＲＡＭ３２には、各論理素子、端子、信号
線等の回路要素が、予め設計者により作成されて、配置
配線された論理接続情報が、例えば、図３に示す如き状
態で記憶されている。
【００２２】同図において、素子情報、素子名、素子座
標とともに、端子ポインタ７１と頁ポインタ７２が格納
され、端子ポインタ７１により、端子情報７３、端子名
７４、端子座標７５、端子属性７６および信号名ポイン
タ７７が指し示され、また、頁ポインタ７２により、頁
情報７８、頁番号７９、頁サイズ８０などの頁に関する
各種情報が指し示される。さらに、信号名ポインタ７７
により、信号名情報８１、信号名８２、信号名座標８３
などが指し示される構成とされている。
標とともに、端子ポインタ７１と頁ポインタ７２が格納
され、端子ポインタ７１により、端子情報７３、端子名
７４、端子座標７５、端子属性７６および信号名ポイン
タ７７が指し示され、また、頁ポインタ７２により、頁
情報７８、頁番号７９、頁サイズ８０などの頁に関する
各種情報が指し示される。さらに、信号名ポインタ７７
により、信号名情報８１、信号名８２、信号名座標８３
などが指し示される構成とされている。
【００２３】次に、図２と共に本実施例の動作について
説明する。まず、設計者が前記したディスプレイ装置２
２のウィンドウ画面に表示されている論理接続情報を見
て、信号名を入力しようとする同一の端子を２回、ある
いは、異なる二つの端子を１回ずつ計２回マウス２３に
よりピックする（ステップ６１）。ここで、上記のウィ
ンドウ画面は、例えば、図４に示す如く、予め入力され
た論理接続情報に基づき、表示された異なる頁の論理回
路図９１、９２と、信号名などの入力ウィンドウや図面
名などのメニュー画面９３などからなる。設計者は、こ
の論理回路図９１または９２上に、マウス２３によりカ
ーソルを動かして、任意の端子上で上記のように、２回
ピックする。
説明する。まず、設計者が前記したディスプレイ装置２
２のウィンドウ画面に表示されている論理接続情報を見
て、信号名を入力しようとする同一の端子を２回、ある
いは、異なる二つの端子を１回ずつ計２回マウス２３に
よりピックする（ステップ６１）。ここで、上記のウィ
ンドウ画面は、例えば、図４に示す如く、予め入力され
た論理接続情報に基づき、表示された異なる頁の論理回
路図９１、９２と、信号名などの入力ウィンドウや図面
名などのメニュー画面９３などからなる。設計者は、こ
の論理回路図９１または９２上に、マウス２３によりカ
ーソルを動かして、任意の端子上で上記のように、２回
ピックする。
【００２４】すると、前記ＣＰＵ５０は、このピックさ
れた端子が同一であるか否かを判断する（ステップ６
２）。いま、一例として、ディスプレイ装置２２のウィ
ンドウ画面に図１１の論理回路図１が表示されており、
その端子ｂを２回繰り返してピックしたものとすると、
同一端子がピックされたと判断し、ディスプレイ装置２
２の画面に、図４の９３で示したような信号名などの入
力ウィンドウが表示される。
れた端子が同一であるか否かを判断する（ステップ６
２）。いま、一例として、ディスプレイ装置２２のウィ
ンドウ画面に図１１の論理回路図１が表示されており、
その端子ｂを２回繰り返してピックしたものとすると、
同一端子がピックされたと判断し、ディスプレイ装置２
２の画面に、図４の９３で示したような信号名などの入
力ウィンドウが表示される。
【００２５】設計者は、この入力ウィンドウ画面の指示
に基づいて、キーボード（図１の２４）を用いて任意の
信号名を入力する。ＣＰＵ５０は、この信号名の入力を
判断すると（ステップ６３）、その信号名を前記ＲＡＭ
３２（図１の記憶部３０）に記憶すると共に、論理回路
図１上に表示させ、他の端子との論理的接続関係を設定
することなく、未結線未接続とする（ステップ６４）。
に基づいて、キーボード（図１の２４）を用いて任意の
信号名を入力する。ＣＰＵ５０は、この信号名の入力を
判断すると（ステップ６３）、その信号名を前記ＲＡＭ
３２（図１の記憶部３０）に記憶すると共に、論理回路
図１上に表示させ、他の端子との論理的接続関係を設定
することなく、未結線未接続とする（ステップ６４）。
【００２６】一方、ステップ６２で異なる端子がそれぞ
れピックされたと判断したときは、ＣＰＵ５０は、ピッ
クされた端子間に、論理回路図上で結線を表示するのに
障害があるか否かを判断する（ステップ６５）。ここ
で、図１１の端子ｃとｅがそれぞれピックされた場合
は、端子間に障害なしと判断し、ディスプレイ装置２２
の画面に、図４の９３で示したような信号名などの入力
ウィンドウが表示される。
れピックされたと判断したときは、ＣＰＵ５０は、ピッ
クされた端子間に、論理回路図上で結線を表示するのに
障害があるか否かを判断する（ステップ６５）。ここ
で、図１１の端子ｃとｅがそれぞれピックされた場合
は、端子間に障害なしと判断し、ディスプレイ装置２２
の画面に、図４の９３で示したような信号名などの入力
ウィンドウが表示される。
【００２７】設計者は、この入力ウィンドウ画面の指示
に基づいて、キーボード（図１の２４）を用いて、任意
の信号名Ｂを入力する。ＣＰＵ５０は、この信号名Ｂの
入力を判断すると（ステップ６３）、その信号名Ｂを前
記ＲＡＭ３２（図１の記憶部３０）に記憶すると共に、
論理回路図１上に信号名と、端子ｃとｄとの結線を表示
させ、また、記憶部３０に論理的接続関係を設定する
（ステップ６６）。
に基づいて、キーボード（図１の２４）を用いて、任意
の信号名Ｂを入力する。ＣＰＵ５０は、この信号名Ｂの
入力を判断すると（ステップ６３）、その信号名Ｂを前
記ＲＡＭ３２（図１の記憶部３０）に記憶すると共に、
論理回路図１上に信号名と、端子ｃとｄとの結線を表示
させ、また、記憶部３０に論理的接続関係を設定する
（ステップ６６）。
【００２８】次に、図１１の端子ｇとｈがそれぞれピッ
クされた場合について説明する。この場合、図１１の端
子ｇとｈ付近の回路部分のみを示すと、図５に示す如く
になる。この図５（Ａ）の端子ｇを１回ピックし、続い
て異なる頁の端子ｈを１回ピックすると、ＣＰＵ５０
は、記憶部３０の記憶情報から、これらの端子ｇとｈが
それぞれ異なる頁にあると識別し、これにより、端子間
に障害ありと判断して（ステップ６５）、ディスプレイ
装置２２の画面に、図４の９３で示したような信号名な
どの入力ウィンドウを表示させる。
クされた場合について説明する。この場合、図１１の端
子ｇとｈ付近の回路部分のみを示すと、図５に示す如く
になる。この図５（Ａ）の端子ｇを１回ピックし、続い
て異なる頁の端子ｈを１回ピックすると、ＣＰＵ５０
は、記憶部３０の記憶情報から、これらの端子ｇとｈが
それぞれ異なる頁にあると識別し、これにより、端子間
に障害ありと判断して（ステップ６５）、ディスプレイ
装置２２の画面に、図４の９３で示したような信号名な
どの入力ウィンドウを表示させる。
【００２９】設計者は、この入力ウィンドウ画面の指示
に基づいて、前記キーボード２４を用いて、信号名Ｃを
入力する。ＣＰＵ５０は、この信号名Ｃの入力を判断す
ると（ステップ６８）、その信号名Ｃを前記ＲＡＭ３２
（図１の記憶部３０）に記憶する。また、ＣＰＵ５０
は、図５（Ｂ）に示すように、論理回路図１上の端子ｇ
付近と、論理回路図２上の端子ｈ付近に、それぞれ信号
名Ｃを表示させ、端子ｇとｈ間の結線は表示しないが、
ＲＡＭ３２（記憶部３０）に論理的接続関係を設定する
（ステップ６９）。
に基づいて、前記キーボード２４を用いて、信号名Ｃを
入力する。ＣＰＵ５０は、この信号名Ｃの入力を判断す
ると（ステップ６８）、その信号名Ｃを前記ＲＡＭ３２
（図１の記憶部３０）に記憶する。また、ＣＰＵ５０
は、図５（Ｂ）に示すように、論理回路図１上の端子ｇ
付近と、論理回路図２上の端子ｈ付近に、それぞれ信号
名Ｃを表示させ、端子ｇとｈ間の結線は表示しないが、
ＲＡＭ３２（記憶部３０）に論理的接続関係を設定する
（ステップ６９）。
【００３０】また、同一頁でも、図１１の論理回路図３
の端子ｋとｍがピックされた場合には、両端子間を結線
するルートが図面中見つからない。このため、ＣＰＵ５
０は、この場合も、端子間に障害ありと判断し（ステッ
プ６５）、ディスプレイ装置２２の画面に信号名などの
入力ウィンドウを表示させ、その後信号名Ｆの入力があ
ると判断すると（ステップ６８）、その信号名Ｆを前記
ＲＡＭ３２（図１の記憶部３０）に記憶すると共に、論
理回路図３上の端子ｋ付近と、端子ｍ付近に、それぞれ
信号名Ｆを表示させ、端子ｋとｍ間の結線は表示しない
が、ＲＡＭ３２（記憶部３０）に論理的接続関係を設定
する（ステップ６９）。
の端子ｋとｍがピックされた場合には、両端子間を結線
するルートが図面中見つからない。このため、ＣＰＵ５
０は、この場合も、端子間に障害ありと判断し（ステッ
プ６５）、ディスプレイ装置２２の画面に信号名などの
入力ウィンドウを表示させ、その後信号名Ｆの入力があ
ると判断すると（ステップ６８）、その信号名Ｆを前記
ＲＡＭ３２（図１の記憶部３０）に記憶すると共に、論
理回路図３上の端子ｋ付近と、端子ｍ付近に、それぞれ
信号名Ｆを表示させ、端子ｋとｍ間の結線は表示しない
が、ＲＡＭ３２（記憶部３０）に論理的接続関係を設定
する（ステップ６９）。
【００３１】このように、本実施例によれば、前記した
未結線未接続、結線接続および未結線接続のいずれの場
合も、端子の２回のピックと、１回の信号名入力で、信
号名の入力および論理的接続関係の設定の有無ができ
る。いずれの場合も、操作自体は同一であるため、信号
名の入力誤りを従来に比し大幅に低減できると共に、信
号名入力操作を従来よりも短時間で習得することが可能
である。
未結線未接続、結線接続および未結線接続のいずれの場
合も、端子の２回のピックと、１回の信号名入力で、信
号名の入力および論理的接続関係の設定の有無ができ
る。いずれの場合も、操作自体は同一であるため、信号
名の入力誤りを従来に比し大幅に低減できると共に、信
号名入力操作を従来よりも短時間で習得することが可能
である。
【００３２】次に、本発明の他の実施例について説明す
る。図６は本発明の第２実施例の説明図である。この実
施例では、同一頁の論理回路図を分割して複数のウィン
ドウに図６（Ａ）に１０１ａ、１０１ｂで示すように表
示した場合、端子ｐとｑとをそれぞれ１回ずつピックす
ると、ＣＰＵ５０は、前記図２のステップ６１および６
２を経由してステップ６５で端子間に障害ありと判断し
て、ディスプレイ装置２２の画面に、信号名などの入力
ウィンドウを表示させる。
る。図６は本発明の第２実施例の説明図である。この実
施例では、同一頁の論理回路図を分割して複数のウィン
ドウに図６（Ａ）に１０１ａ、１０１ｂで示すように表
示した場合、端子ｐとｑとをそれぞれ１回ずつピックす
ると、ＣＰＵ５０は、前記図２のステップ６１および６
２を経由してステップ６５で端子間に障害ありと判断し
て、ディスプレイ装置２２の画面に、信号名などの入力
ウィンドウを表示させる。
【００３３】その後、例えば、信号名Ａの入力があった
と判断すると、ＣＰＵ５０は、図６（Ｂ）に示すよう
に、その信号名Ａを前記図１の記憶部３０に記憶すると
共に、論理回路図１０１ａ上の端子ｐ付近と、論理回路
図１０１ｂ上の端子ｑ付近にそれぞれ信号名Ａを表示さ
せ、端子ｐとｑ間の結線は表示しないが、記憶部３０に
論理的接続関係を設定する（ステップ６９）。
と判断すると、ＣＰＵ５０は、図６（Ｂ）に示すよう
に、その信号名Ａを前記図１の記憶部３０に記憶すると
共に、論理回路図１０１ａ上の端子ｐ付近と、論理回路
図１０１ｂ上の端子ｑ付近にそれぞれ信号名Ａを表示さ
せ、端子ｐとｑ間の結線は表示しないが、記憶部３０に
論理的接続関係を設定する（ステップ６９）。
【００３４】また、図７（Ａ）に示すように、同一頁の
論理回路図１０２上の、論理回路１１１と１１２との間
を結線して信号名Ａを入力した場合、論理回路１１２を
１回ピックしてから、これを異なる頁の論理回路図１０
３上に移動すると、図７（Ｂ）に示すように、論理回路
図１０２上では、論理回路１１１の出力端子ｒと信号名
Ａが表示され、論理回路図１０３上では、論理回路１１
２とその入力端子ｓと信号名Ａとが生成表示され、か
つ、記憶部に端子ｒとｓとの論理的接続関係が設定され
るようにしてもよい。
論理回路図１０２上の、論理回路１１１と１１２との間
を結線して信号名Ａを入力した場合、論理回路１１２を
１回ピックしてから、これを異なる頁の論理回路図１０
３上に移動すると、図７（Ｂ）に示すように、論理回路
図１０２上では、論理回路１１１の出力端子ｒと信号名
Ａが表示され、論理回路図１０３上では、論理回路１１
２とその入力端子ｓと信号名Ａとが生成表示され、か
つ、記憶部に端子ｒとｓとの論理的接続関係が設定され
るようにしてもよい。
【００３５】図８は、本発明の他の実施例の説明図を示
す。同図（Ａ）に示すように、論理回路図１０５の論理
回路１２１の出力端子ｔを１回ピックして信号名として
Ａを入力し、さらに、この端子ｔを１回ピックした後、
異なる頁の論理回路図１０６上の論理回路１２２の入力
端子ｕをピックしたものとする。ここで、入力端子ｕ
は、信号名未定義端子であるが、上記の操作により、図
８（Ｂ）に示すように、入力端子ｕに信号名Ａが生成表
示され、また、記憶部に端子ｔとｕとの論理的接続関係
が設定される。
す。同図（Ａ）に示すように、論理回路図１０５の論理
回路１２１の出力端子ｔを１回ピックして信号名として
Ａを入力し、さらに、この端子ｔを１回ピックした後、
異なる頁の論理回路図１０６上の論理回路１２２の入力
端子ｕをピックしたものとする。ここで、入力端子ｕ
は、信号名未定義端子であるが、上記の操作により、図
８（Ｂ）に示すように、入力端子ｕに信号名Ａが生成表
示され、また、記憶部に端子ｔとｕとの論理的接続関係
が設定される。
【００３６】図９は、本発明の他の実施例の説明図を示
す。同図（Ａ）に示すように、論理回路図１０８の論理
回路１３１と１３２との間の結線部分に信号名Ａを入力
した後、図示しない頁分割メニューをピックし、分割位
置を信号名Ａの表示部分にかかるように指定する。する
と、同図（Ｂ）に示すように、頁分割機能により、論理
回路１３１と１３２が分割されて、論理回路図１０８で
は、出力端子ｕが接続された論理回路１３１が信号名Ａ
と共に表示され、また、入力端子ｖに論理回路１３２が
接続されると共に、信号名Ａが記載された新たな頁の論
理回路図１０９が生成表示される。
す。同図（Ａ）に示すように、論理回路図１０８の論理
回路１３１と１３２との間の結線部分に信号名Ａを入力
した後、図示しない頁分割メニューをピックし、分割位
置を信号名Ａの表示部分にかかるように指定する。する
と、同図（Ｂ）に示すように、頁分割機能により、論理
回路１３１と１３２が分割されて、論理回路図１０８で
は、出力端子ｕが接続された論理回路１３１が信号名Ａ
と共に表示され、また、入力端子ｖに論理回路１３２が
接続されると共に、信号名Ａが記載された新たな頁の論
理回路図１０９が生成表示される。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
入力手段により入力する信号名の入力操作は、未結線未
接続、結線接続および未結線接続のいずれの場合も１回
で済むため、従来のように信号名の複数回の入力による
誤入力と、それによる論理的接続の誤設定を防止するこ
とができる。また、本発明によれば、未結線未接続、結
線接続および未結線接続のいずれの場合も、端子の指示
操作と信号名の入力手段による入力操作とを同一とする
ことができるので、従来に比べて操作の習得時間を大幅
に短縮させることができる。
入力手段により入力する信号名の入力操作は、未結線未
接続、結線接続および未結線接続のいずれの場合も１回
で済むため、従来のように信号名の複数回の入力による
誤入力と、それによる論理的接続の誤設定を防止するこ
とができる。また、本発明によれば、未結線未接続、結
線接続および未結線接続のいずれの場合も、端子の指示
操作と信号名の入力手段による入力操作とを同一とする
ことができるので、従来に比べて操作の習得時間を大幅
に短縮させることができる。
【図１】本発明の一実施例の構成図である。
【図２】本発明の一実施例の動作説明用フローチャート
である。
である。
【図３】本発明の一実施例の要部の情報の記憶状態を説
明する説明図である。
明する説明図である。
【図４】本発明の一実施例におけるウィンドウ画面を示
す説明図である。
す説明図である。
【図５】本発明の第２実施例の動作説明図である。
【図６】本発明の第３実施例の動作説明図である。
【図７】本発明の第４実施例の動作説明図である。
【図８】本発明の第５実施例の動作説明図である。
【図９】本発明の第６実施例の動作説明図である。
【図１０】本発明の実施例を実現するためのハードウェ
ア構成図である。
ア構成図である。
【図１１】論理回路図の一例を示す図である。
１、２、３、１０１ａ、１０１ｂ、１０２〜１０９…論
理回路図、、２１…コンピュータ装置本体、２２…ディ
スプレイ装置、２３…マウス、２４…キーボード、３０
…記憶部、３１…リード・オンリ・メモリ（ＲＯＭ）、
３２…ランダム・アクセス・メモリ（ＲＡＭ）、４０…
論理接続決定手段、５０…中央処理装置（ＣＰＵ）、ａ
〜ｋ、ｍ、ｎ、ｐ〜ｖ…端子。
理回路図、、２１…コンピュータ装置本体、２２…ディ
スプレイ装置、２３…マウス、２４…キーボード、３０
…記憶部、３１…リード・オンリ・メモリ（ＲＯＭ）、
３２…ランダム・アクセス・メモリ（ＲＡＭ）、４０…
論理接続決定手段、５０…中央処理装置（ＣＰＵ）、ａ
〜ｋ、ｍ、ｎ、ｐ〜ｖ…端子。
Claims (5)
- 【請求項１】ディスプレイ装置の画面に頁単位で表示さ
れた論理回路図に基づいて、コンピュータを用いて論理
接続関係を設定する論理回路図エディタシステムにおい
て、 前記論理回路図中の論理回路および端子についての論理
接続情報および信号名が予め格納されている記憶部と、 前記論理回路図中の接続しようとする端子を指示、およ
び、信号名の入力を行なう入力手段と、 少なくとも該入力手段により指示された接続しようとす
る端子が同一でなく、かつ、端子間に障害があると判断
したときは、該入力手段により入力された信号名を、該
指示された端子付近にそれぞれ表示すると共に、該指示
された端子間の結線は行わず、該端子間の論理的接続関
係を設定する論理接続決定手段とを有することを特徴と
する論理回路図エディタシステム。 - 【請求項２】前記論理接続決定手段は、前記指示された
端子が同一であるか否か判断し、同一であるときは、前
記入力手段により入力された信号名を該指示された端子
付近に表示すると共に、該指示された端子の結線および
論理的接続関係の設定をそれぞれ行わないことを特徴と
する請求項１の論理回路図エディタシステム。 - 【請求項３】前記論理接続決定手段は、前記指示された
端子が同一でないと判断したときは、該端子間に障害が
あるか否か判断し、該障害がないと判断したときには、
前記入力手段により入力された信号名を、該指示された
端子付近にそれぞれ表示すると共に、該指示された端子
の結線および論理的接続関係の設定を共に行うことを特
徴とする請求項１記載の論理回路図エディタシステム。 - 【請求項４】前記同一頁の論理回路図は、複数のウィン
ドウに分割表示されていることを特徴とする請求項１記
載の論理回路図エディタシステム。 - 【請求項５】信号名が付与された信号が伝送される論理
接続関係にある二つの論理回路の一方を、異なる頁へ移
動操作することにより、該二つの論理回路のそれぞれに
端子と該信号名とを自動生成表示することを特徴とする
請求項１記載の論理回路図エディタシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5169304A JP2856640B2 (ja) | 1993-07-08 | 1993-07-08 | 論理回路図エディタシステム |
| US08/271,649 US5568397A (en) | 1993-07-08 | 1994-07-07 | Logic circuit diagram editor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5169304A JP2856640B2 (ja) | 1993-07-08 | 1993-07-08 | 論理回路図エディタシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0728859A true JPH0728859A (ja) | 1995-01-31 |
| JP2856640B2 JP2856640B2 (ja) | 1999-02-10 |
Family
ID=15884051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5169304A Expired - Fee Related JP2856640B2 (ja) | 1993-07-08 | 1993-07-08 | 論理回路図エディタシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5568397A (ja) |
| JP (1) | JP2856640B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007065478A (ja) * | 2005-09-01 | 2007-03-15 | Nec Corp | 経路情報作成システム、方法、およびプログラム |
| WO2009133590A1 (ja) * | 2008-04-30 | 2009-11-05 | 三菱電機株式会社 | 回路図編集装置及び回路図編集プログラム |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6314194B1 (en) * | 1995-07-26 | 2001-11-06 | The United States Of America As Represented By The Secretary Of The Army | Method for generating computer aided design programming circuit designs from scanned images of the design |
| US7076410B1 (en) * | 1997-01-27 | 2006-07-11 | Unisys Corporation | Method and apparatus for efficiently viewing a number of selected components using a database editor tool |
| US6332032B1 (en) | 1998-12-03 | 2001-12-18 | The United States Of America As Represented By The Secretary Of The Army | Method for generating test files from scanned test vector pattern drawings |
| JP2001045030A (ja) * | 1999-07-29 | 2001-02-16 | Nec Corp | 接続制御装置 |
| JP3854434B2 (ja) * | 1999-09-24 | 2006-12-06 | 富士通株式会社 | 図形表示装置及び方法、並びに図形表示プログラムを格納した記憶媒体 |
| US6625789B2 (en) * | 2000-04-14 | 2003-09-23 | Hitachi, Ltd. | Computer-readable medium for recording interface specifications |
| CA2315548C (en) * | 2000-08-09 | 2009-05-19 | Semiconductor Insights Inc. | Advanced schematic editor |
| US7246328B2 (en) * | 2001-03-29 | 2007-07-17 | The Boeing Company | Method, computer program product, and system for performing automated linking between sheets of a drawing set |
| US7082104B2 (en) | 2001-05-18 | 2006-07-25 | Intel Corporation | Network device switch |
| US6564365B1 (en) * | 2001-08-03 | 2003-05-13 | Hewlett-Packard Development Company, L.P. | Method of simultaneously displaying schematic and timing data |
| US7093224B2 (en) | 2001-08-28 | 2006-08-15 | Intel Corporation | Model-based logic design |
| US6983427B2 (en) * | 2001-08-29 | 2006-01-03 | Intel Corporation | Generating a logic design |
| US7107201B2 (en) | 2001-08-29 | 2006-09-12 | Intel Corporation | Simulating a logic design |
| US7130784B2 (en) | 2001-08-29 | 2006-10-31 | Intel Corporation | Logic simulation |
| US20030046051A1 (en) * | 2001-08-29 | 2003-03-06 | Wheeler William R. | Unified design parameter dependency management method and apparatus |
| US20030046054A1 (en) * | 2001-08-29 | 2003-03-06 | Wheeler William R. | Providing modeling instrumentation with an application programming interface to a GUI application |
| US6721925B2 (en) * | 2001-08-29 | 2004-04-13 | Intel Corporation | Employing intelligent logical models to enable concise logic representations for clarity of design description and for rapid design capture |
| US6859913B2 (en) * | 2001-08-29 | 2005-02-22 | Intel Corporation | Representing a simulation model using a hardware configuration database |
| US7073156B2 (en) * | 2001-08-29 | 2006-07-04 | Intel Corporation | Gate estimation process and method |
| US7197724B2 (en) | 2002-01-17 | 2007-03-27 | Intel Corporation | Modeling a logic design |
| US20030145311A1 (en) * | 2002-01-25 | 2003-07-31 | Wheeler William R. | Generating simulation code |
| US20080140323A1 (en) * | 2006-12-07 | 2008-06-12 | Fujitsu Limited | Check support apparatus and computer product |
| US20080301600A1 (en) * | 2006-12-07 | 2008-12-04 | Fujitsu Limited | CAD apparatus and check support apparatus |
| US8201136B2 (en) * | 2006-12-07 | 2012-06-12 | Fujitsu Limited | CAD apparatus, method, and computer product for designing printed circuit board |
| US20080141194A1 (en) * | 2006-12-07 | 2008-06-12 | Fujitsu Limited | Check support apparatus, method, and computer product |
| CN101196953A (zh) * | 2006-12-07 | 2008-06-11 | 富士通株式会社 | 用于设计印刷电路板的cad装置、方法和计算机产品 |
| CN101576789B (zh) * | 2009-06-16 | 2011-07-27 | 广东威创视讯科技股份有限公司 | 拼墙定位系统中跨屏书写笔画属性的保持和更改方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04148276A (ja) * | 1990-10-08 | 1992-05-21 | Hitachi Ltd | 設計図表示方法および設計図表示システム |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034899A (en) * | 1986-07-07 | 1991-07-23 | Bbc Brown Boveri Ag | Software tool for automatically generating a functional-diagram graphic |
| JP2535976B2 (ja) * | 1987-11-17 | 1996-09-18 | 株式会社日立製作所 | 形態接続構成自動作成システム |
| US4970664A (en) * | 1988-06-10 | 1990-11-13 | Kaiser Richard R | Critical path analyzer with path context window |
| JPH0797378B2 (ja) * | 1989-02-21 | 1995-10-18 | 日本電気株式会社 | 回路図発生方式 |
| US5371683A (en) * | 1989-03-22 | 1994-12-06 | Kabushiki Kaisha Toshiba | LSI design support system |
| JPH0322088A (ja) * | 1989-06-19 | 1991-01-30 | Nec Corp | エンジニアリング・ワーク・ステーション回路図エディタ |
| US5164911A (en) * | 1989-12-15 | 1992-11-17 | Hewlett-Packard Company | Schematic capture method having different model couplers for model types for changing the definition of the schematic based upon model type selection |
| JPH03238556A (ja) * | 1990-02-15 | 1991-10-24 | Fuji Photo Film Co Ltd | Ｃａｄシステム |
| US5220512A (en) * | 1990-04-19 | 1993-06-15 | Lsi Logic Corporation | System for simultaneous, interactive presentation of electronic circuit diagrams and simulation data |
-
1993
- 1993-07-08 JP JP5169304A patent/JP2856640B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-07 US US08/271,649 patent/US5568397A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04148276A (ja) * | 1990-10-08 | 1992-05-21 | Hitachi Ltd | 設計図表示方法および設計図表示システム |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007065478A (ja) * | 2005-09-01 | 2007-03-15 | Nec Corp | 経路情報作成システム、方法、およびプログラム |
| WO2009133590A1 (ja) * | 2008-04-30 | 2009-11-05 | 三菱電機株式会社 | 回路図編集装置及び回路図編集プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| US5568397A (en) | 1996-10-22 |
| JP2856640B2 (ja) | 1999-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2856640B2 (ja) | 論理回路図エディタシステム | |
| US5513119A (en) | Hierarchical floorplanner for gate array design layout | |
| JPH01131963A (ja) | 形態接続構成自動作成システム | |
| US6438435B1 (en) | Apparatus for processing information of a wiring harness | |
| US6205573B1 (en) | Delay analysis result display device | |
| US6289493B1 (en) | Layout editor and its text generating method | |
| JP3108605B2 (ja) | 図形の属性表示方法 | |
| US6145093A (en) | Debugging method and method of displaying information for data processing for use in programmable display device | |
| US20010044926A1 (en) | Wiring connection checking apparatus and method for CAD system and recording medium on which program therefor is recorded | |
| JP3248800B2 (ja) | 回路図作成装置及び回路図作成方法 | |
| JPH04165469A (ja) | 回路図面表示装置 | |
| JP2000181948A (ja) | 階層図面設計装置 | |
| JP3240170B2 (ja) | Ｉｃパターン設計システム | |
| JP2830563B2 (ja) | 回路図作成装置 | |
| JPH08123831A (ja) | 回路図データ編集方法 | |
| JPH05342292A (ja) | 回路図データ変換装置 | |
| JPH10232886A (ja) | 回路設計支援システム | |
| JPH09212538A (ja) | 等長平衡配線用指示生成方法およびツール | |
| JP3012429B2 (ja) | レイアウト・データ作成装置 | |
| JPH05159020A (ja) | 集積回路の設計情報表示装置 | |
| JPH09223162A (ja) | 論理接続自動処理論理図エディタ | |
| JPH01121931A (ja) | 版数整合検査装置 | |
| JPH06348785A (ja) | 配線層およびヴィア種類選択表示システム | |
| JPH03189769A (ja) | 論理図面入力方式 | |
| JPH01219955A (ja) | 論理回路の図形入力装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |