JP3240170B2 - Ｉｃパターン設計システム - Google Patents
Ｉｃパターン設計システムInfo
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- JP3240170B2 JP3240170B2 JP34370491A JP34370491A JP3240170B2 JP 3240170 B2 JP3240170 B2 JP 3240170B2 JP 34370491 A JP34370491 A JP 34370491A JP 34370491 A JP34370491 A JP 34370491A JP 3240170 B2 JP3240170 B2 JP 3240170B2
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- Japan
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- wiring
- wirings
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- pattern design
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は集積回路のレイアウトパ
ターンを作成するためのＩＣパターン設計システムに関
する。
ターンを作成するためのＩＣパターン設計システムに関
する。
【０００２】
【従来の技術】現在、コンピュータを用いた設計システ
ムとして、いわゆるＣＡＤ（ComputerAided Design)シ
ステムが各分野で盛んに利用され、必要不可欠なものと
なりつつある。周知のように、このＣＡＤシステムは、
ディスプレイ装置等の可視的な機器を介して設計者がコ
ンピュータとコミュニケーションを行いながら設計を行
うもので、これにより設計行程のかなりの部分を自動化
することができる。
ムとして、いわゆるＣＡＤ（ComputerAided Design)シ
ステムが各分野で盛んに利用され、必要不可欠なものと
なりつつある。周知のように、このＣＡＤシステムは、
ディスプレイ装置等の可視的な機器を介して設計者がコ
ンピュータとコミュニケーションを行いながら設計を行
うもので、これにより設計行程のかなりの部分を自動化
することができる。
【０００３】このＣＡＤは、半導体分野においても例外
でなく必要不可欠なものとなっている。特に、集積回路
（以下、ＩＣと呼ぶ。）のレイアウトパターンを作成す
る際には、所要の機能を可能な限り小さなスペース内に
納めなければならない等の要求が存在するため、これを
クリアするための多くのＣＡＤツールが工夫されてきて
いる。
でなく必要不可欠なものとなっている。特に、集積回路
（以下、ＩＣと呼ぶ。）のレイアウトパターンを作成す
る際には、所要の機能を可能な限り小さなスペース内に
納めなければならない等の要求が存在するため、これを
クリアするための多くのＣＡＤツールが工夫されてきて
いる。
【０００４】さて、このようなＩＣパターン設計におい
て、従来から行われている設計手法について簡単に説明
する。通常、ＩＣパターン設計は、フロアプランニン
グ、各機能ブロック内パターン設計、及びその合せ込み
の３つのステップに分けて行われる。フロアプランニン
グは、ＩＣのパターン設計における最も初期のステップ
であり、半導体チップ内に入出力ブロック、増幅ブロッ
ク、制御ブロック等の各機能ブロックをレイアウトする
行程である。
て、従来から行われている設計手法について簡単に説明
する。通常、ＩＣパターン設計は、フロアプランニン
グ、各機能ブロック内パターン設計、及びその合せ込み
の３つのステップに分けて行われる。フロアプランニン
グは、ＩＣのパターン設計における最も初期のステップ
であり、半導体チップ内に入出力ブロック、増幅ブロッ
ク、制御ブロック等の各機能ブロックをレイアウトする
行程である。
【０００５】このフロアプランニングが終わると、今度
は機能ブロック内パターン設計のステップに移行して各
機能ブロック内の各素子間を接続するための詳細配線を
行ったり、また、合わせ込みのステップで、各機能ブロ
ック間を接続するための実体配線を行う。
は機能ブロック内パターン設計のステップに移行して各
機能ブロック内の各素子間を接続するための詳細配線を
行ったり、また、合わせ込みのステップで、各機能ブロ
ック間を接続するための実体配線を行う。
【０００６】一般に、上記したＣＡＤシステムでは、レ
イヤ（画層）という概念を用い、多層配線に対応できる
ようになっている。これにより配線の自由度が向上する
という利点がある。このレイヤを用いたシステムで上記
した実体配線を行う場合、既にトレースした配線を必要
に応じて適当な位置で切断し、その一方を他のレイヤに
シフトする等の操作を行うことが多い。なお、このよう
な切断のためのコマンドは通常のＣＡＤシステムでサポ
ートされている。
イヤ（画層）という概念を用い、多層配線に対応できる
ようになっている。これにより配線の自由度が向上する
という利点がある。このレイヤを用いたシステムで上記
した実体配線を行う場合、既にトレースした配線を必要
に応じて適当な位置で切断し、その一方を他のレイヤに
シフトする等の操作を行うことが多い。なお、このよう
な切断のためのコマンドは通常のＣＡＤシステムでサポ
ートされている。
【０００７】しかしながら、一旦切断してその一方を他
レイヤに変更したものの切断箇所が適切でないため、他
の位置での切断に変更したい場合がある。この場合に
は、一旦切断した配線を再び結合する必要がある。
レイヤに変更したものの切断箇所が適切でないため、他
の位置での切断に変更したい場合がある。この場合に
は、一旦切断した配線を再び結合する必要がある。
【０００８】また、１本の配線を何らかの理由で切断し
たような場合、あるいは互いに反対方向から同一線上を
トレースしてきた２つの配線の端点同士が近接している
場合において、オペレータがこれらの事実を忘れてしま
い、かつ画面上の表示倍率の関係でその切断箇所が認識
出来ない場合には、オペレータはこれらを１本の配線と
考えてしまうことがある。このため、例えばこれらの配
線を共に所望の距離だけ移動しようとする場合、対象と
なる配線上のある一点を指定して移動コマンドを実行す
ると、切断された他方の配線は指定されずに取り残され
てしまうこととなる。画面上には、多数の配線が複雑に
表示されているため、上記したような事態が生じてもオ
ペレータはこれを見逃すことが多く、それ以降の設計上
の大きな混乱の原因となる。従って、このような事態を
避けるため、移動に先立って２本の配線を１本に結合し
ておく必要が生じる。
たような場合、あるいは互いに反対方向から同一線上を
トレースしてきた２つの配線の端点同士が近接している
場合において、オペレータがこれらの事実を忘れてしま
い、かつ画面上の表示倍率の関係でその切断箇所が認識
出来ない場合には、オペレータはこれらを１本の配線と
考えてしまうことがある。このため、例えばこれらの配
線を共に所望の距離だけ移動しようとする場合、対象と
なる配線上のある一点を指定して移動コマンドを実行す
ると、切断された他方の配線は指定されずに取り残され
てしまうこととなる。画面上には、多数の配線が複雑に
表示されているため、上記したような事態が生じてもオ
ペレータはこれを見逃すことが多く、それ以降の設計上
の大きな混乱の原因となる。従って、このような事態を
避けるため、移動に先立って２本の配線を１本に結合し
ておく必要が生じる。
【０００９】
【発明が解決しようとする課題】このように、配線同士
の結合が必要となるケースが多々存在するにもかかわら
ず、従来のＩＣパターン設計においては、これを実行す
るための結合コマンドが用意されていなかった。このた
め、従来、上記したような必要性がある場合には、通常
のトレースコマンドを用い、画面上に表示された分離し
ている２つの配線上にあらたな配線を上書きするという
方法を取っていた。
の結合が必要となるケースが多々存在するにもかかわら
ず、従来のＩＣパターン設計においては、これを実行す
るための結合コマンドが用意されていなかった。このた
め、従来、上記したような必要性がある場合には、通常
のトレースコマンドを用い、画面上に表示された分離し
ている２つの配線上にあらたな配線を上書きするという
方法を取っていた。
【００１０】しかしながら、配線の長さが長い場合に
は、表示画面を何度か切り換えながら再トレースを行わ
なければならず、極めて面倒であった。また、再トレー
スの際に誤操作等によりトレースが不正確になるという
課題もあった。
は、表示画面を何度か切り換えながら再トレースを行わ
なければならず、極めて面倒であった。また、再トレー
スの際に誤操作等によりトレースが不正確になるという
課題もあった。
【００１１】この発明は、かかる課題を解決するために
なされたもので、所望の２配線を極めて簡単な操作でし
かも正確に１配線に結合することができるＩＣパターン
設計システムを得ることを目的とする。
なされたもので、所望の２配線を極めて簡単な操作でし
かも正確に１配線に結合することができるＩＣパターン
設計システムを得ることを目的とする。
【００１２】
【課題を解決するための手段】本発明のＩＣパターン設
計システムは、半導体チップの配線の設計を行なうＩＣ
パターン設計システムであって、前記配線の各々に関す
るデータを経路に関するパスデータとパスデータに付随
する配線の属性データとして複数記憶する記憶手段と、
前記配線のうち少なくとも２つの配線を指定する指定手
段と、該指定された少なくとも２つの配線に関する属性
データを前記記憶手段から抽出する抽出手段と、該抽出
された配線の属性データに基づいて前記指定された少な
くとも２つの配線の結合の可否を判定する判定手段と、
該判定手段により配線の結合が可と判定されたとき、前
記指定された少なくとも２つの配線のパスデータを基に
結合された新たな配線のパスデータを作成するデータ処
理手段とを備えることを要旨とする。請求項２に係る発
明は、前記属性データは、配線の幅や画層，方向の少な
くともいずれかをデータとして含むデータである請求項
１記載のＩＣパターン設計システムである。請求項３に
係る発明は、前記属性データは、配線の線名をデータと
して含むものである請求項１に記載のＩＣパターン設計
システムである。請求項４に係る発明は、前記少なくと
も２つの配線は、１つの配線を切断することによって生
じた配線である請求項１、２、３のいずれかに記載のＩ
Ｃパターン設計システムである。
計システムは、半導体チップの配線の設計を行なうＩＣ
パターン設計システムであって、前記配線の各々に関す
るデータを経路に関するパスデータとパスデータに付随
する配線の属性データとして複数記憶する記憶手段と、
前記配線のうち少なくとも２つの配線を指定する指定手
段と、該指定された少なくとも２つの配線に関する属性
データを前記記憶手段から抽出する抽出手段と、該抽出
された配線の属性データに基づいて前記指定された少な
くとも２つの配線の結合の可否を判定する判定手段と、
該判定手段により配線の結合が可と判定されたとき、前
記指定された少なくとも２つの配線のパスデータを基に
結合された新たな配線のパスデータを作成するデータ処
理手段とを備えることを要旨とする。請求項２に係る発
明は、前記属性データは、配線の幅や画層，方向の少な
くともいずれかをデータとして含むデータである請求項
１記載のＩＣパターン設計システムである。請求項３に
係る発明は、前記属性データは、配線の線名をデータと
して含むものである請求項１に記載のＩＣパターン設計
システムである。請求項４に係る発明は、前記少なくと
も２つの配線は、１つの配線を切断することによって生
じた配線である請求項１、２、３のいずれかに記載のＩ
Ｃパターン設計システムである。
【００１３】
【作用】この本発明のＩＣパターン設計システムでは、
少なくとも２つの配線を指定することにより、指定され
た配線のパスデータに基づいて配線が結合可能か否かを
判定し、結合が可能なときには結合して１つの配線とす
ると共にパスデータも１つの配線に置き換えて結合後の
配線の取り扱いを容易にする。
少なくとも２つの配線を指定することにより、指定され
た配線のパスデータに基づいて配線が結合可能か否かを
判定し、結合が可能なときには結合して１つの配線とす
ると共にパスデータも１つの配線に置き換えて結合後の
配線の取り扱いを容易にする。
【００１４】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１５】図１は、本発明の一実施例におけるＩＣパ
ターン設計システムの概要を表わしたものである。この
システムには、演算部１１、及び演算結果やメインメモ
リ１８から読み出したデータを一時的に格納するための
バッファメモリ１２を備えた制御部１３が設けられてい
る。この制御部１３には、マウス１４及びキーボード１
５等の入力装置が接続され、またディスプレイ制御部１
６を介してディスプレイ装置１７が接続されている。マ
ウス１４はディスプレイ装置１７の画面上のグラフィッ
クカーソルの移動や、所望の座標位置の指定に用いられ
る。
ターン設計システムの概要を表わしたものである。この
システムには、演算部１１、及び演算結果やメインメモ
リ１８から読み出したデータを一時的に格納するための
バッファメモリ１２を備えた制御部１３が設けられてい
る。この制御部１３には、マウス１４及びキーボード１
５等の入力装置が接続され、またディスプレイ制御部１
６を介してディスプレイ装置１７が接続されている。マ
ウス１４はディスプレイ装置１７の画面上のグラフィッ
クカーソルの移動や、所望の座標位置の指定に用いられ
る。
【００１６】ディスプレイ装置１７の画面上には、図４
に示すようなＩＣパターン設計図面２１が表示されるよ
うになっている。この図で、斜線部分は、素子間もしく
は機能ブロック間を接続する導電配線（以下、単に配線
と呼ぶ。）２２〜２５を示している。
に示すようなＩＣパターン設計図面２１が表示されるよ
うになっている。この図で、斜線部分は、素子間もしく
は機能ブロック間を接続する導電配線（以下、単に配線
と呼ぶ。）２２〜２５を示している。
【００１７】また、制御部１３には、メインメモリ１８
及び固定ディスク装置１９が接続されている。固定ディ
スク装置１９には、システムの動作に必要な各種の制御
プログラムやデータが格納され、これらのデータは起動
時もしくは必要に応じてメインメモリ１８上へロードさ
れるようになっている。メインメモリ１８のビデオＲＡ
Ｍ領域には、ディスプレイ装置１７の画面上に表示され
た各機能素子を示す図形データや、各素子間導電配線を
示すパスデータ等がテーブル形式で格納されるようにな
っている。ここでパスデータとは、一体として取り扱わ
れる素子間導電配線を表わすデータである。
及び固定ディスク装置１９が接続されている。固定ディ
スク装置１９には、システムの動作に必要な各種の制御
プログラムやデータが格納され、これらのデータは起動
時もしくは必要に応じてメインメモリ１８上へロードさ
れるようになっている。メインメモリ１８のビデオＲＡ
Ｍ領域には、ディスプレイ装置１７の画面上に表示され
た各機能素子を示す図形データや、各素子間導電配線を
示すパスデータ等がテーブル形式で格納されるようにな
っている。ここでパスデータとは、一体として取り扱わ
れる素子間導電配線を表わすデータである。
【００１８】図２は、このメインメモリ１８内に設けら
れたパスデータテーブルを表わしたものである。この図
に示すように、例えば各パスデータＰ1 ，Ｐ2 ，……
は、配線２４，２５，……（図４）を表わすデータで、
具体的には各配線の両端点及び屈折点の座標等より構成
される。各パスデータには、属性データが付随してい
る。属性データとしては、配線の幅を示す線幅情報Ｗ1
，Ｗ2 ，……、何層目の配線かを示すレイヤ情報Ｌ1
，Ｌ2 ，……、その配線に割り当てられた信号名等を
示す線名情報Ｎ1 ，Ｎ2 ，……、配線の方向を示す方向
情報Ｄ1 ，Ｄ2 ，……がある。
れたパスデータテーブルを表わしたものである。この図
に示すように、例えば各パスデータＰ1 ，Ｐ2 ，……
は、配線２４，２５，……（図４）を表わすデータで、
具体的には各配線の両端点及び屈折点の座標等より構成
される。各パスデータには、属性データが付随してい
る。属性データとしては、配線の幅を示す線幅情報Ｗ1
，Ｗ2 ，……、何層目の配線かを示すレイヤ情報Ｌ1
，Ｌ2 ，……、その配線に割り当てられた信号名等を
示す線名情報Ｎ1 ，Ｎ2 ，……、配線の方向を示す方向
情報Ｄ1 ，Ｄ2 ，……がある。
【００１９】以上のような構成のＩＣパターン設計シス
テムの動作を、図３とともに説明する。ここでは、図４
における配線２４と配線２５を結合させるものとする。
テムの動作を、図３とともに説明する。ここでは、図４
における配線２４と配線２５を結合させるものとする。
【００２０】まず、オペレータはマウス１４（図１）を
操作して、ディスプレイ装置１７の画面上のコマンドメ
ニュー（図示せず）から所定の結合コマンドを選択し、
起動する。次に、マウス１４を操作してグラフィックカ
ーソル２６を配線２４上の任意の位置に移動し、マウス
１４の選択ボタン（図示せず）を押すと、制御部１３は
メインメモリ１８上のパスデータテーブル２０（図２）
から該当するパスデータ及び属性データを読み出してバ
ッファメモリ１２に格納する（ステップＳ１０１）。同
様にして配線２５を選択すると、これに対応するパスデ
ータ及び属性データが読み出されてバッファメモリ１２
に格納される。
操作して、ディスプレイ装置１７の画面上のコマンドメ
ニュー（図示せず）から所定の結合コマンドを選択し、
起動する。次に、マウス１４を操作してグラフィックカ
ーソル２６を配線２４上の任意の位置に移動し、マウス
１４の選択ボタン（図示せず）を押すと、制御部１３は
メインメモリ１８上のパスデータテーブル２０（図２）
から該当するパスデータ及び属性データを読み出してバ
ッファメモリ１２に格納する（ステップＳ１０１）。同
様にして配線２５を選択すると、これに対応するパスデ
ータ及び属性データが読み出されてバッファメモリ１２
に格納される。
【００２１】次に、制御部１３は、バッファメモリ１２
に格納された配線２４、２５についての属性データ同士
を比較して、両者を結合してよいか否かを判定する（ス
テップＳ１０２）。ここで、例えば両者の線名が相違し
ていた場合には、結合不可と判定し（ステップＳ１０
３；Ｎ）、処理を終了する。
に格納された配線２４、２５についての属性データ同士
を比較して、両者を結合してよいか否かを判定する（ス
テップＳ１０２）。ここで、例えば両者の線名が相違し
ていた場合には、結合不可と判定し（ステップＳ１０
３；Ｎ）、処理を終了する。
【００２２】一方、結合可能と判定された場合には（ス
テップＳ１０３；Ｙ）、両パスデータを基に新たなパス
データを作成し（ステップＳ１０４）、これをパスデー
タテーブル２０（図２）に登録する（ステップＳ１０
５）。そして、元のパスデータＰ1 ，Ｐ2 を消去し（ス
テップＳ１０６）、画面上に、結合された新たなパスを
トレース表示する（ステップＳ１０７）。これにより、
図５に示すように、配線２４，２５に代わってこれらが
結合された新たな配線２７が表示されることとなる。
テップＳ１０３；Ｙ）、両パスデータを基に新たなパス
データを作成し（ステップＳ１０４）、これをパスデー
タテーブル２０（図２）に登録する（ステップＳ１０
５）。そして、元のパスデータＰ1 ，Ｐ2 を消去し（ス
テップＳ１０６）、画面上に、結合された新たなパスを
トレース表示する（ステップＳ１０７）。これにより、
図５に示すように、配線２４，２５に代わってこれらが
結合された新たな配線２７が表示されることとなる。
【００２３】このように、本実施例では、結合コマンド
を起動し画面上の所望の２配線を指定するのみでこれら
を結合することができる。なお、２配線に限らずそれ以
上の数の配線を指定して一括して結合させるようにして
もよいのはもちろんである。また、本実施例では配線の
線名の一致を結合のための条件としたが、その他の項目
の一致を結合の条件としても良いのはもちろんである。
を起動し画面上の所望の２配線を指定するのみでこれら
を結合することができる。なお、２配線に限らずそれ以
上の数の配線を指定して一括して結合させるようにして
もよいのはもちろんである。また、本実施例では配線の
線名の一致を結合のための条件としたが、その他の項目
の一致を結合の条件としても良いのはもちろんである。
【００２４】
【発明の効果】以上説明したように、本発明のＩＣパタ
ーン設計システムによれば、少なくとも２つの配線を指
定するだけで、指定された配線のパスデータに基づいて
配線が結合可能か否かを判定し、結合が可能なときには
結合して１つの配線とすることができると共にパスデー
タも１つの配線に置き換えることができる。この結果、
結合後の配線の取り扱いを容易にすることができる。
ーン設計システムによれば、少なくとも２つの配線を指
定するだけで、指定された配線のパスデータに基づいて
配線が結合可能か否かを判定し、結合が可能なときには
結合して１つの配線とすることができると共にパスデー
タも１つの配線に置き換えることができる。この結果、
結合後の配線の取り扱いを容易にすることができる。
【００２５】また、従来のように既存の複数配線上を順
次トレースする必要がなく、トレースミス等の問題も生
じないという効果がある。
次トレースする必要がなく、トレースミス等の問題も生
じないという効果がある。
【図１】本発明の一実施例におけるＩＣパターン設計シ
ステムの概略構成図である。
ステムの概略構成図である。
【図２】パスデータテーブルを示す説明図である。
【図３】このシステムの動作を説明するための流れ図で
ある。
ある。
【図４】ディスプレイ装置の画面上に表示された配線パ
ターンの一例を示す説明図である。
ターンの一例を示す説明図である。
【図５】結合処理後におけるディスプレイ装置の画面上
に表示された配線パターンを示す説明図である。
に表示された配線パターンを示す説明図である。
【符号の説明】 １１ 演算部 １２ バッファメモリ １３ 制御部 １４ マウス １５ キーボード １７ ディスプレイ装置 １８ メインメモリ ２０ パスデータテーブル
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−186972（ＪＰ，Ａ) 特開 平３−144858（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 G06F 17/50
Claims (4)
- 【請求項１】 半導体チップの配線の設計を行なうＩＣ
パターン設計システムであって、 前記配線の各々に関するデータを経路に関するパスデー
タとパスデータに付随する配線の属性データとして複数
記憶する記憶手段と、 前記配線のうち少なくとも２つの配線を指定する指定手
段と、 該指定された少なくとも２つの配線に関する属性データ
を前記記憶手段から抽出する抽出手段と、 該抽出された配線の属性データに基づいて前記指定され
た少なくとも２つの配線の結合の可否を判定する判定手
段と、 該判定手段により配線の結合が可と判定されたとき、前
記指定された少なくとも２つの配線のパスデータを基に
結合された新たな配線のパスデータを作成するデータ処
理手段とを備えるＩＣパターン設計システム。 - 【請求項２】 前記属性データは、配線の幅や画層，方
向の少なくともいずれかをデータとして含むデータであ
る請求項１記載のＩＣパターン設計システム。 - 【請求項３】 前記属性データは、配線の線名をデータ
として含むものである請求項１に記載のＩＣパターン設
計システム。 - 【請求項４】 前記少なくとも２つの配線は、１つの配
線を切断することによって生じた配線である請求項１、
２、３のいずれかに記載のＩＣパターン設計システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34370491A JP3240170B2 (ja) | 1991-12-26 | 1991-12-26 | Ｉｃパターン設計システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34370491A JP3240170B2 (ja) | 1991-12-26 | 1991-12-26 | Ｉｃパターン設計システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175339A JPH05175339A (ja) | 1993-07-13 |
| JP3240170B2 true JP3240170B2 (ja) | 2001-12-17 |
Family
ID=18363609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34370491A Expired - Fee Related JP3240170B2 (ja) | 1991-12-26 | 1991-12-26 | Ｉｃパターン設計システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3240170B2 (ja) |
-
1991
- 1991-12-26 JP JP34370491A patent/JP3240170B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05175339A (ja) | 1993-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| LAPS | Cancellation because of no payment of annual fees |