JPH0728432B2 - 映像信号の時間軸補正装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は映像信号の時間軸変動を補正する装置に関す
る。

〔発明の背景〕

VTRなどの磁気録画再生装置あるいはビデオディスクな
どの映像再生装置等においては、磁気ヘッドあるいはピ
ックアップヘッドなどの信号検出媒体と磁気テープある
いはディスクなどの記録媒体との相対的な位置変動によ
って、再生映像信号に時間軸変動を生じる。このような
時間軸変動がゆるやかな場合には再生画面上でゆらぎ
（いわゆるジッタ）となって現われ、一方、時間軸に急
激な変化（いわゆるスキュー）がある場合には、くねり
などの現象となって現われ、再生画の安定性を著しく損
なう問題を本質的に持っている。

この時間軸変動の補正方法として、例えば文献（日本放
送出版協会．放送技術双書第５巻VTR技術第６章）にも
記載されているように、第２図に示すような時間軸補正
装置が従来から公知である。

第２図において、10は時間軸変動を有する映像信号の入
力端子、20は時間軸変動の補正された映像信号の出力端
子である。また、１は入力映像信号をディジタル信号に
変換するA/D変換回路、２はRAMなどで構成されるメモリ
である。４は水平同期信号分離回路であり、該水平同期
分離回路４から抽出された時間軸変動を有する水平同期
信号は、書込みクロック生成回路40および書込みアドレ
ス制御回路70に入力する。

書込みクロック生成回路40は、前記水平同期信号に同期
して、端子10からの入力映像信号の時間軸変動に一致し
た書込みクロックを生成する。また、書込みアドレス制
御回路70は該書込みクロックにより、書込みアドレスを
出力する。

したがって、端子10から入力してきた時間軸変動を有す
る映像信号は、前記書込みクロック生成回路40から出力
された書込みクロックと同期して、A/D変換回路１で逐
次ディジタル信号に変換され、書込みアドレス制御回路
70からのアドレスに応じてメモリ２に書込まれる。

一方、端子30からは、時間軸変動のない安定した基準同
期信号が印加され、読取りクロック生成回路90からは該
基準同期信号に同期した読取りクロックが生成される。
読取りアドレス制御回路80は、該読取りクロックに同期
したアドレスを出力する。

このため、メモリ２に格納されていた映像信号のデータ
は、読取りアドレス制御回路80からのアドレスに応じて
水平走査周期毎に、順次読み出され、読み出されたデー
タは、該データをアナログ信号に変換するD/A変換回路
３により前記読取りクロック生成回路90から出力された
読取りクロックに同期して、逐次アナログ信号に変換さ
れる。したがって、端子20からは、時間軸変動のない安
定した映像信号が出力される。

以上の動作説明から明らかなように、この時間軸補正装
置の性能は書込みクロック生成回路40の書込みクロック
の生成方法によって左右され、いかにして入力映像信号
の時間軸変動に正確に追従した書込みクロックを生成さ
せるかが装置の重要な決め手となっている。

この書込みクロック生成回路40の従来例については前記
の文献にも記載されているように第３図に示すいわゆる
AFC回路で構成する方式が公知である。

第３図において、水平同期信号分離回路４からの水平同
期信号が端子41を介して位相比較回路43の一方に入力さ
れる。45は電圧制御発振回路であり、その中心周波数は
第２図の回路90からの読取りクロックの周波数と同じ周
波数になるように設定される。電圧制御発振回路45の出
力は分周回路46にて分周され、入力映像信号の水平走査
周波数と同じ周波数の信号が分周回路46より出力され
る。端子41からの水平同期信号と該分周回路46からの出
力は位相比較回路43にて位相比較され、両者の位相差に
応じた誤差電圧が位相比較回路43より出力され位相補償
回路44を介して電圧制御発振回路45の制御電圧として供
給される。

以上の回路により、いわゆるAFC回路が構成され、その
負帰還制御作用によって入力映像信号の水平同期信号の
時間軸変動に追従した出力が電圧制御発振回路45より得
られ、この出力は書込みクロックとして端子42より出力
される。

以上は水平同期信号に基づいて書込みクロックを生成す
る従来方法であるが、上記文献にも記載されているよう
に、水平同期信号の代わりに水平ブランキング期間内に
重畳されているいわゆるバースト信号を用いて上記同様
の負帰還ループを構成（これをAPC回路と称する）し、
あるいは上記水平同期信号に基づくAFC回路と上記バー
スト信号に基づくAPC回路の両方を並用して、映像信号
に同期した書込みクロックを生成する方法も従来から公
知である。

以上が従来から公知の書込みクロック生成方式である
が、この従来方式は負帰還制御によるため時間軸変動の
周波数が高かったり、スキューのように急激な時間軸変
動が発生したりすると本質的にAFC系及びAPC系の追従誤
差を生じ、時間軸変動が補正されずに残留してしまう問
題がある。また、その補正能力を高めるためにAFC系及
びAPC系の応答速度を高める試みも行なわれているが、
入力映像信号に含まれるノイズにも敏感に応答し易くな
って逆に系が擾乱されるなど著しく動作が不安定になる
問題がある。さらに、AFC系及びAPC系の応答速度を高め
た時には、時間軸変動量が増大した場合に、系が同期引
込み範囲から逸脱してしまい、もはや時間軸補正が不能
になるなどの問題を有していた。

〔発明の目的〕

本発明の目的は、上記従来技術の欠点をなくし、映像信
号に含まれる時間軸変動やノイズの影響を受けることな
く、いかなる時間軸変動があっても、それを安定かつ確
実に除去できる時間軸変動の補正装置を提供することに
ある。

〔発明の概要〕

本発明の特徴は、入力映像信号に多重されているバース
ト信号に瞬時瞬時位相同期した一定周波数の発振出力を
発振回路から出力し、その出力を適宜ｎ倍に周波数逓倍
した出力をもって入力映像信号のサンプリングクロック
及びメモリ書込みクロックとなすと共に、垂直ブランキ
ング期間において、上記発振出力、あるいはそれを周波
数逓倍した出力、あるいはこれら出力を適宜分周した出
力と、所定周波数の基準信号を発生する発生回路の出力
又はそれを適宜分周した出力とを位相比較して、位相誤
差信号を発生し、それによって上記発振回路の発振周波
数を制御する制御手段に負帰還することにより、発振周
波数の安定化を図り、入力映像信号にいかなる時間軸変
動があっても、それを安定かつ確実に除去できるように
した点にある。

〔発明の実施例〕

以下、本発明を実施例により詳細に説明する。第１図は
本発明による時間軸補正装置の一実施例を示すブロック
図、第４図、第５図はその動作説明用の波形図である。
なお、第４図は入力映像信号の水平走査期間の一部を示
し、第５図は垂直ブランキング期間の一部を示す。

第１図において、破線に示すブロック400は本発明に係
わる書込みクロック生成回路の一実施例を示す。

図において、１はA/D変換回路、２はメモリ３はD/A変換
回路であり、これらは先の第２図の従来例と同一のもの
であり、同一符号で示してある。また、500は書込みア
ドレス制御回路600は読取りアドレス制御回路、700は基
準同期信号発生回路である。

次に、書込みクロック生成回路400の動作について、第
４図及び第５図の波形図を用いて説明する。端子10から
の入力映像信号（第４図のa,第５図のａ）より、それに
含まれる水平同期信号（第４図ａのHS及び第５図ａのH
S）が水平同期分離回路11にて分離出力される。12は単
安定マルチ回路であり、回路11からの出力（第４図の
ｂ）の立下りでトリガされて所定時間幅τのゲートパル
ス（第４図のｃ）が出力される。14は帯域通過フィルタ
であり、端子10からの映像信号より、それに含まれる周
波数０のバースト信号（第４図ａのBS,及び第５図ａ
のBS）が分離出力される。このフイルタ14からの出力は
リミッタ回路15で十分増幅されてのち、NANDゲート13の
一方に供給される。NANDゲート13の他方には上記回路12
からのゲートパルスがANDゲート19を介して供給され
る。後述するように、垂直ブランキング期間（第５図の
T₁に示す期間）を除く期間は、このANDゲート19が開い
て、回路12からのゲートパルスがNANDゲート13に入力さ
れ、このゲートパルスによって上記回路15からの出力が
ゲートされて、NANDゲート13からは、バースト信号BSに
基づくバーストパルス（第４図のｄ及び第５図の）の
みが出力される。このバーストパルスは発振回路50の発
振開始を指令する信号として端子Ｓに供給される。発振
回路50の他方の端子Ｖには後述する制御電圧VCが供給さ
れる。発振回路50は、その発振周波数が上記制御電圧VC
によって可変制御され、また発振開始する位相は上記バ
ーストパルスによって瞬時的に定められる。この実施例
では、上記発振回路50の発振周波数は上記バースト信号
の周波数と同じく０になるように設定される。この発
振回路50からの出力（第４図のｅ）は周波数逓倍回路60
に供給される。端子10に入力される映像信号の有する帯
域に応じて、それを時間軸方向にサンプリング量子化す
る際に、いわゆる折返しによるスブリアスが発生しない
程度の必要にして十分なだけの高い周波数のサンプリン
グクロックを得るように、上記発振回路50からの出力は
この周波数逓倍回路60にて周波数がｎ倍に逓倍される。
このｎの一数値例として、例えば入力映像信号がNTSC信
号のように色信号が周波数scの色副搬送波で直交多重
されて輝度信号と共に周波数多重されて、上記バースト
信号の周波数０がその色副搬送波周波数scと等しい
（０＝sc）ような場合には、そのサンプリングクロ
ックの周波数は３scで十分であり、従ってこの場合の
ｎはｎ＝３と定められ、上記回路60にて発振回路50から
の出力はその周波数が３逓倍される。

本発明においては、このｎの値は必要に応じて任意の値
に設定できるものであり、本発明の主旨をそれるもので
はない。

次に上記発振回路50及び周波数逓倍回路60のより具体的
な実施例を第６図に示す。なおこの第６図の実施例は、
ｎ＝４の周波数逓倍回路60で構成した場合を示す。

発振回路50において、52は２入力のNANDゲートであり、
一方の入力には上記第１図のNANDゲート13からのバース
トパルス（第４図のｄ）が端子51を介して供給される。
ゲート52の出力は抵抗ＲとインダクタＬを介してゲート
52の他方の入力に接続され、かつその入力はコンデンサ
C₁とバリキャップC₂によって交流的に接地される。以上
のR,L,C₁,C₂によって発振回路が構成され、その発振周
波数は、これらＲの抵抗値,Lのインダクタンス値,C₁,C₂
の容量値によって定まり、この実施例ではその発振周波
数は上記バースト信号の周波数０と等しくなるように
上記R,L,C₁,C₂の各値が定められる。なお、バリキャッ
プC₂の容量値は端子53からの制御電圧VCに応じて可変さ
れる。なお以上の発振回路50において抵抗Ｒは特に用い
なくても良い。

端子51からのバーストパルスは第４図の波形図からも明
らかなように入力映像信号に含まれるバースト信号の期
間τＢのバースト半サイクルの期間（第４図ｄの斜線部
に示す期間）だけ低レベル“L"となり、それ以外の期間
では高レベル“H"となる。従って、NANDゲート52からの
出力は、第４図のｅに示すように、バースト信号の期間
τＢでは、上記バーストパルス（従って映像信号のバー
スト信号BS）に完全同期した出力（第４図ｅの斜線部に
示す出力）が得られ、上記τＢ以降の期間では、バース
トパルスは高レベル“H"となるため、NANDゲート52が開
いて発振を開始し、次のバーストパルスが入力されるま
で発振継続してNANDゲート52からは連続的な発振出力が
得られる なお、第６図の発振回路50において、破線の径路で示す
ように、上記回路11からの出力パルスを端子54を介して
NANDゲート56の一方に入力し、その他方に後述するラッ
チ回路18からの出力を端子55を介して入力し、NANDゲー
ト56の出力を上記NANDゲート52の第３の入力に供給する
ことによって、上記垂直ブランキングT₁を除く期間で上
記回路11からの出力パルスによって上記発振回路50の発
振を一時的に停止するようにしても良く。こうすること
によって、上記バーストパルスによる上記発振回路50の
発振開始の位相同期化をより確実に行なわせることので
きる効果が得られる。

以上の動作説明からも明らかなように、上記発振回路50
からは、上記バーストパルスに即ち入力映像信号に含ま
れる同期情報に相応するバースト信号に瞬時瞬時位相同
期し、かつそのバースト信号と同じ周波数０を有する
発振出力が瞬断されることなく連続的に得られる。

この発振回路50からの出力（第４図のｅ及び第７図の
ｅ）は、周波数逓倍回路60に入力される。61は遅延回
路,62はEORゲートであり、遅延回路61の遅延時間τ１
（第７図のe1のτ１）は、上記発振回路50からの出力の
周波数０に対してτ１＜1/2０となるように定めら
れる。EORゲート62からは第７図のe2に示すように発振
回路50からの出力の立上り及び立下りの両エッジよりパ
ルス幅τ１のパルスが生成出力される。このゲート62か
らの出力は共振周波数２０のタンク回路63により周波
数２０の成分が分離され、その出力はリミッタ回路64
で十分増幅されてデューティ比50％の矩形波（第７図の
e3）に整形される。従って上記回路64からは上記発振回
路50からの出力を周波数２逓倍した信号が得られる。65
は遅延回路,66はEORゲートであり、遅延回路65の遅延時
間τ２はτ２＜1/4０となるように定められる。67は
共振周波数４０を有するタンク回路,68はリミッタ回
路である。以上の回路65,66,67,68の動作は前記と同様
であって、上記回路64からの出力を周波数２逓倍した周
波数４０のデューティ比50％の矩形波の信号（第７図
の）が上記回路68より出力される。この回路68からの
出力は書込みクロックとして端子69に出力される。

以上の周波数逓倍回路60からの出力（第４図の及び第
７図の）は、上記発振回路50からの出力（第４図のｅ
及び第７図のｅ）に位相同期しているため、上記出力端
子69からは、上記バーストパルスに、即ち入力映桑信号
に含まれるバースト信号BSに瞬時瞬時位相同期し、かつ
そのバースト信号の周波数の４倍の周波数（４０）を
有する書込みクロックが瞬断されることなく連続的に得
られる。

上記したように、書込みクロックは、入力映像信号に含
まれる同期情報（バースト信号）に瞬時瞬時位相同期し
て生成されるから、そのサンプリング量子化による時間
軸誤差は生ずることはなく、また入力映像信号に含まれ
る時間軸変動に対して何ら影響を受けることなく、その
時間軸変動にほぼ完全に追随した書込みクロックを安定
かつ正確に得ることができる。また、上記発振回路50の
発振開始の位相は、上記複数のサイクル数を有するバー
スト信号のいわば平均的な位相によって定まるため、入
力映像信号のS/Nが劣化してバースト信号がノイズ性の
位相変動を生じても、その時間平均化効果によって、そ
の影響を大幅に軽減できる効果が得られる。

以上、第１図及び第６図の実施例における書込みクロッ
クの周波数は、発振回路50の固有の発振周波数によって
定められるが、その発振周波数は電源電圧変動や周囲温
湿度変化、回路部品の経時変化などによって変動する問
題がある。

本発明はこうした問題をも解決し、常に安定した一定周
波数の書込みクロックを生成できる装置を提供するもの
である。

再び第１図において、16は垂直同期分離回路17は単安定
マルチ回路、18はラッチ回路、19はANDゲート回路、21
は水晶発振回路、22は1/k（ｋは１以上の整数）の分周
回路、23は位相比較回路、24はゲート回路、25は位相補
償回路、26は1/m（ｍは１以上の整数）の分周回路であ
る。

端子10からの映像信号（第５図のａ）よりそれに含まれ
る水平同期情報（第５図ａのHS）が回路11にて分離出力
され（第５図のｂ），垂直同期情報（第５図ａのVS）が
回路16にて分離出力され（第５図のｃ），またバースト
情報（第５図のａのBS）がフイルタ14はて分離出力され
る。回路16からの出力により単安定マルチ回路17がトリ
ガされて入力映像信号の垂直ブランキング期間に基づく
所定時間T0のパルス幅の出力（第５図のｄ）が回路17よ
り得られる。この回路17からの出力は、いわば入力映像
信号の垂直ブランキング期間を検知した信号となる。回
路17からの出力は、ラッチ回路18のデータ入力Ｄとリセ
ット入力Ｒに供給され、上記T0の時間回路18はリセット
されてその出力Ｑは低レベル“L"となる。回路18のクロ
ック入力CKには上記回路11からの出力が供給され、上記
T0の時間の後に最初に到来する回路11からの出力パルス
（の立上り）でトリガされてその出力Ｑは高レベル“H"
に転位する。この回路18の出力Ｑは第５図のｅに示すよ
うに所定時間T1（＞T0）の期間“L"の信号となる。回路
12からのゲートパルスは、この回路18からの出力により
ANDゲート回路19でゲートされ、従って上記T1の期間で
は、上記ゲートパルスがインヒビットされて回路19の出
力は“L"、回路13の出力は“H"となるため、上記T1の期
間で上記バーストパルスが発振回路50に供給されること
はない。この回路13からの出力であるバーストパルスの
出力波形を第５図のｆに示す。

回路13からのバーストパルスは発振回路50の端子Ｓに入
力され、前記したようにこのバーストパルスに同期した
発振出力（第５図のｇ）が得られるが、上記の垂直ブラ
ンキングに相当するT0の期間では、その直前のバースト
パルス（第５図ｆのｘ）によって同期発振された出力と
なる。

本実施例は、この垂直ブランキング期間T0において、い
わゆるPLL回路により、その発振出力を外部の安定な発
振出力に位相同期させて、周波数偏差を生じない安定し
た発振周波数を確保するようにしたことを特徴とするも
のである。即ち、水晶発振回路21にて安定した周波数の
基準信号を得、回路22,23,25,50,60,26によりPLL回路を
構成して、回路50からの発振出力を上記T0の期間にて回
路21からの基準信号に位相同期させるものである。

回路21からの出力は回路22にて適宜1/kに分周され、そ
の出力は位相比較回路23の一方に供給される。回路50か
らの発振出力は回路60にてｎ倍に周波数逓倍されてのち
回路26にて適宜1/mに分周され、その出力は位相比較回
路23の他方に供給される。なお、上記回路18からの出力
Ｑは上記分周回路22,26の各リセット入力Ｒに供給さ
れ、上記T1以外の期間ではこれら分周回路22,26はリセ
ットされ、T1の期間でのみリセットは解除されて正規の
分周が行われる。回路23にて分周回路22及び26からの出
力が位相比較され、両者の位相差に応じた誤差信号が回
路23より出力される。ゲート回路24は回路17からの出力
によって上記の垂直ブランキングT0の期間だけ回路23か
らの出力をゲートして回路25に供給し、それ以外の期間
では回路24はオフとなって回路23から回路25への供給は
遮断されるとともに、回路24の出力インピーダンスは十
分高くなる。この結果、垂直ブランキングT0の期間のみ
回路23からの位相誤差信号が回路24を介して回路25に供
給され、それ以外の期間ではその位相誤差信号が回路25
に保持される。回路25は積分回路（具体的には一次遅れ
回路）などで構成され、この回路25にて位相誤差信号は
十分平滑され、また以上のPLL回路の特性が十分安定す
るように特性補償される。この回路25の出力は制御電圧
VCとして前記した回路50の電圧制御入力端子Ｖに入力さ
れる。

以上で構成されるPLL負帰還制御により、回路50の発振
出力は回路21からの安定な基準信号に位相同期結合さ
れ、その発振周波数０は、上記基準信号の周波数を
１とすると、次式で与えられ、 m,k,n,１の値を適宜設定することにより所望の発振周
波数０を得ることができ、その発振周波数０は上記
PLL負帰還制御により所望値に対して周波数偏差を生ず
ることもなく、しかも上記垂直ブランキングT0以外の映
像情報を含む期間ではその映像情報に瞬時瞬時位相同期
した発振出力を得ることができる。また、先の第３図で
述べた従来の追値制御形のAFC,APCとは異なり、基準信
号が一定の定値制御系であって、しかも位相同期結合さ
せるための基準信号（１）と発振出力（０）との位
相距離を小さくできること、従って位相同期引込み時の
位相ずれ量を小さくできることなどから、系の十分な応
答速度を得ることができて発振出力の位相変動も生じ難
く、生じたとしてもそれはわずかであり、しかも発振出
力の位相は入力映像信号に含まれる同期情報に瞬時瞬時
揃えられるからその影響は大幅に軽減される。

なお、第１図の実施例において、逓倍回路60の出力を分
周回路26に供給する代わりに、図示しないが発振回路50
の出力を分周回路26に供給するようにしても良く、この
場合の基準信号周波数１と発振周波数０の関係は次
式で与えられ、 この場合も上記同様の効果を得ることができ、本発明の
主旨をそれるものではない。

また、分周回路22及び26を回路18からの出力でリセット
する場合を示したが、リセットを省略しても良く本発明
の主旨にそうものである。しかし本実施例の如くリセッ
トを施すことにより上記PLL系の同期引込み時の各分周
回路22及び26の初期値設定がPLLの動作周期毎に一様に
行われるため、系の擾乱を起し難く常に安定にかつ速や
かに同期引込みを行わせることができる効果を得ること
ができる。また、ラッチ回路18を省略して回路17からの
出力を19,26,22に供給するようにしても良いが、本実施
例の如くラッチ回路18を設けて上記垂直ブランキング期
間T0を時間的に拡張した垂直ブランキング期間T1で上記
分周回路22及び26のリセットを解除し、またANDゲート
回路19を閉じるようにすることにより、不要の位相誤差
信号が回路25に供給保持されるのを防ぐことができ、上
記PLL系の動作を一層安定化できる効果が得られる。

かくして回路60より出力されるクロックは、上述したよ
うに瞬断されることなく連続的な出力が得られる。この
回路60からの出力は、入力映像信号のサンプリングクロ
ック、及びメモリ２の書込みクロックとして用いられ、
端子10からの入力映像信号はA/D変換回路１で上記回路6
0からの出力クロックにより逐次サンプリングされて、
ディジタル信号に変換される。

この回路60からの出力である書込みクロックの周波数
Ｗは次式で与えられる。

次に、27は単安定マルチ回路、28はラッチ回路であり、
単安定マルチ回路27は上記回路11からの出力（の立上
り）でトリガされて所定時間幅のτ０のパルス（第４図
のｇ）が回路27より出力される。この回路27からの出力
はラッチ回路28で回路50からの出力により同期化され
る。この回路28の同期化により、回路11からの出力パル
スが水平同期信号HSに重畳されているノイズなどにより
位相変動を生じてもそれは除去されて、回路28からは回
路50からの出力に完全同期した出力が得られる。この回
路28からの出力はメモリ２の書込みスタートパルスとし
て書込みアドレス制御回路500に供給される。書込みア
ドレス制御回路500はカウンタなどで構成されており、
上記回路28からの書込みスタートパルスによって計数開
始され、回路60からのクロック（あるいは、図示しない
が上記発振回路50からのクロック）が所定数計数されて
時間にしてＴ（第４図ｈのＴ）の間だけ、その計数値に
対応するアドレス信号が出力されてメモリ２の書込みア
ドレス信号として供給される。また、このアドレス信号
は回路28からの書込みスタートパルスによって水平走査
周期毎に逐次更新されて行き、従ってA/D変換回路１か
らの出力は水平走査周期単位で逐次メモリ２に書込まれ
て行く。

ここで水平走査周期毎のメモリへの書込み開始点（第４
図ａのＡ）及び終了点（第４図ａのＢ）はいずれも入力
映像信号の水平ブランキング期間内に含まれるように上
記τ０及びＴの値が設定される。このため、入力映像信
号の必要にして十分なだけの映像情報だけをメモリに書
込むことができ、換言すればメモリ２の容量を低減でき
る効果が得られる。

次に、水晶発振回路21からの基準クロックは分周回路29
において1/l（ｌは１以上の整数）に分周され、その出
力は読取りクロックとして読取りアドレス制御回路600
とD/A変換回路３に、及び基準同期信号発生回路700に供
給される。この回路29からの読取りクロックの周波数
Ｒは次式で与えられる。

上記（４）式と先の（３）式より、ｌ＝k/mとなるよう
にk,l,mの値を設定すれば、回路29からの読取りクロッ
クの周波数（Ｒ）と回路60からの書込みクロックの周
波数（Ｗ）とは等しくなる。基準同期信号発生回路70
0にて、回路29からのクロックが適宜分周されて、入力
映像信号の同期信号（第４図，第５図のHS,VS）と同じ
形式で同じ周波数の基準同期信号CSと、読取りスタート
パルスHSと基準の垂直同期信号VSが生成される。

読取りアドレス制御回路600は先の書込みアドレス制御
回路500と同様にカウンタなどで構成され、基準同期信
号発生回路700からの水平走査同期毎の読取りスタート
パルスHSによって計数開始される。その後、分周回路29
からのクロックが所定数計数されて第４図と同様に時間
にしてＴの間だけ、その計数値に対応するアドレス信号
が出力されてメモリ２の読取りアドレス信号として供給
される。

また、このアドレス信号は基準同期信号発生回路700か
らの読取りスタートパルスHSによって水平走査周期毎に
逐次更新されて行き、従ってメモリ２からは書込まれた
映像情報が水平走査周期単位で逐次読取られ、その出力
はD/A変換回路３でアナログ信号に変換される。

以上の動作から明らかなように、書込みアドレス制御回
路500からの書込みアドレス信号と読取りアドレス制御
回路600からの読取りアドレス信号は共に入力映像信号
の水平ブランキング期間を除くＴの期間でのみ出力され
るため、メモリ２及びD/A変換回路３の出力には水平ブ
ランキング及び同期信号は含まれない。入力映像信号と
同様の信号形態で復元させるために、同期挿入回路800
にてD/A変換回路３からの出力に基準同期信号発生回路7
00からの基準同期信号CSが挿入加算される。

なお、基準同期信号発生回路700からの基準垂直同期信
号VSは端子100を介して図示しないサーボ制御装置の基
準信号として出力される。

このサーボ制御装置は、上記第１図の実施例に基づく時
間軸補正装置を適用するVTRなどの磁気録画再生装置あ
るいはビデオディスクなどの映像再生装置において、磁
気ヘッドあるいはピックアップヘッドなどの信号検出媒
体と磁気テープあるいはディスクなどの記録媒体との相
対的な位相を制御して信号を正しく再生するためのトラ
ッキング制御系などで構成され、従来から公知のものが
用いられる。

このサーボ制御装置に上記端子100からの基準垂直同期
信号VSが入力されることによって端子10からの入力映像
信号がこの基準垂直同期信号に位相同期するようにサー
ボ制御される。更に具体的には、入力映像信号の垂直同
期信号の位相に対して上記基準同期信号の位相が時間的
に遅れた状態で位相同期するようにサーボ制御される。

このサーボ制御により、メモリ２への書込み動作が読取
り動作より時間先行するように制御される。このため、
メモリ２に書込まれた映像情報は欠落なくそのすべてが
変動のない安定した時間軸で正しく読取られ、またメモ
リ２への書込み時に削除されたブランキングと同期情報
は同期挿入回路800にて読取りと同じ安定した時間軸の
基準同期信号CSによって補われる。したがって、端子20
からは入力映像信号の時間軸変動が除去された安定な映
像信号が正しく復元されて出力される。

また、上記したように書込みクロックの周波数（ｗ）
と読取りクロックの周波数（Ｒ）は同じになるように
PLL制御されるため、入力映像信号の時間軸変動分のみ
が除去され、書込みと読取りでその時間軸が圧縮ないし
伸張されて図形ひずみを生ずるようなことはない。さら
には、書込みクロックは入力映像信号の同期情報に瞬時
瞬時同期して生成されるため、スキューのように急激な
時間軸変動が発生した場合でもそれによって書込みクロ
ック生成回路400が擾乱されることなく、いかなる時間
軸変動に対してもそれに正確に追従した書込みクロック
を安定して得ることができる。

なお、上記実施例では、水平ブランキングを除く映像情
報期間（Ｔ）のみを時間軸補正した場合を示したが、本
発明によれば、水平ブランキング期間において瞬断され
ることなく連続した書込みクロックを得ることができる
から、例えば上記回路500及び600でのクロック計数を第
４図のｈに示すように時間にしてＴ′の期間計数するよ
うにしてそのＴ′の期間に上記水平同期信号HSを含むよ
うにすれば、あるいは上記回路27の遅延時間で定まる書
込み開始位置を上記水平同期信号HSを含むように設定す
れば、映像情報と同期信号の両方を一括して時間軸補正
させることができ、従ってこの場合には上記の同期挿入
回路800を省略させることができる。

なお、以上の実施例では、映像信号の同期情報として、
従来からの水着走査単位の水平同期情報（水平同期信号
及びバースト信号）と垂直走査単位の垂直同期情報（垂
直同期信号）を用いた場合を図示したが、本発明はこれ
に限るものではない。

例えば、従来からの同期信号の代わりに第８図のａに示
すように水平ブランキングTBの一部に別途多重した同期
情報を用いるような場合にも適用できるものであり、ま
た同じく第８図のａに示すように、輝度情報Ｙと色度情
報Ｃを１つの水平走査期間THに水平同期情報１組（水平
同期信号HSとバースト信号BS）を割り当てて時分割多重
するような場合にも本発明を適用できるものであり、あ
るいは第８図のｂに示すように、複数の（例えば２つ
の）水平走査につき１組の水平同期情報（HSとBS）を割
り当てるような場合、あるいは１つの水平走査期間に複
数の同期情報（例えば、第８図のＣに示すように、色度
情報Ｃに対するバースト信号BS1と輝度情報Ｙに対する
バースト信号BS2）を割り当てて各同期情報（BS1とBS
2）に応じて上記同様の時間軸補正を施すような場合、
あるいは第８図のｄに示すように、水平同期情報として
水平同期信号を割り当てずにバースト信号BSだけを割り
当てるような場合、あるいは図示しないが、垂直ブラン
キング期間のみを含んで、特には垂直同期情報を割り当
てないような場合などにも適用できるものであり、いず
れの場合においても本発明の主旨にそうものであって得
られる効果は同じである。

また、以上の実施例では、書込みクロックの周波数（
Ｗ）と読取りクロックの周波数（Ｒ）が互いに等しく
なるようにして時間軸補正した場合を示したが、本発明
はこれに張るものづはなく、書込みクロックと読取りク
ロックの周波数を互いに異ならせることにより（具体的
にはｌ≠k/mとすることにより）、本発明の主旨とする
時間軸変動の除去の他に入力映像信号の時間軸の圧縮あ
るいは伸張の両方を同時に行なわせることができ、映像
信号の時間軸変動装置としての機能を回路規模を何ら増
やすことなく容易に実現できる効果が得られる。その一
例として、例えば高精細映像信号として一部提案されて
いるように原映像信号が、第８図のｅに示すように、水
平同期信号HSあるいはバースト信号BSを特に有していな
いような信号形式の場合に、上記のVTRなどの磁気録画
再生装置あるいはイデオデイスクなどの映像再生装置等
において、予かじめ第８図のａに示すように、原映像信
号（第８図のｅ）を時間軸圧縮し（その圧縮率を×とす
る。）その圧縮によって得られた映像のブランキング期
間（第８図ａに示すTBの期間）に上記水平同期信号HSと
バースト信号BSを適宜挿入してから上記装置に記録する
ように成し、（上記圧縮率×は×＝１−TB/THで与えら
れる。）その再生にあたって、上記装置からの再生映像
信号を本発明による上記第１図の実施例に示した時間軸
補正装置で処理するに際し、書込みクロックの周波数
（Ｗ）と読取りクロックの周波数（Ｒ）の比が、上
記圧縮率×に対し、 を満たすようにk,l,mの値を定めれば、入力映像信号の
時間軸変動は除去されて、かつその時間軸は頂度1/×だ
け伸張されるため、第８図のｅに示す原映像信号を忠実
に復元させることができる。なおこの場合には、入力映
像信号に含まれる上記水平同期信号HSとバースト信号BS
を取り除く必要があるが、上記回路27の遅延時間を第４
図ｇのτ０′に示すように、上記バースト信号BSを含む
ように設定することにより、水平同期信号HSとバースト
信号BSを除く映像情報期間（第４図ａのＡ′とＢの期
間）のみがメモリ２に書込まれ、読取られるから、D/A
変換回路３からは上記水平同期信号HSとバースト信号BS
の除去された所望の原映像信号を得ることができる。従
ってこの場合には同期挿入回路800は特に必要としない
ことは言うまでもない。

また、上記第１図の実施例で、基準クロック（１）を
水晶発振回路21にて個別に発生させて基準同期信号発生
回路700では基準同期信号（CS）を装置内部で形成した
場合を示しているが、この基準同期信号を外部からの基
準同期信号と同期結合させるために、第９図に示すPLL
回路を用いて上記と同様の基準クロックを得るようにし
ても良く、本発明の主旨にそうものである。

すなわち、第９図において、700は第１図と同じ基準同
期信号発生回路であって同一符号で示してあり、基準同
期信号CS、基準垂直同期信号VS、読取りスタートパルス
HSを発生する。この回路700の入力には電圧制御発振回
路950からの出力クロックが供給される。入力端子910に
は外部からの基準同期信号が入力され、垂直同期分離回
路920にて垂直同期信号が分離出力される。この回路920
からの外部基準垂直同期信号と上記回路700からの内部
基準垂直同期信号VSは位相比較回路930にて位相比較さ
れ両者の位相差に応じた誤差電圧が回路930より出力さ
れ、位相補償回路940を介して発振回路950の制御電圧と
して供給される。以上の回路によりPLL回路が構成さ
れ、上記回路700からの内部基準垂直同期信号VSが外部
からの基準垂直同期信号に位相同期化される。発振回路
950からは第１図の水晶発振回路21からの基準クロック
と同じ周波数（１）の出力が得られ、端子960より出
力される。

以上第９図の実施例に基づく発振回路950を上記第１図
の水晶発振回路21の代わりに用いれば、以上の時間軸補
正装置を外部同期で動作させることができる。

〔発明の効果〕

以上述べたように、本発明によれば、映像信号に含まれ
る時間軸変動やノイズの影響を受けることなく、いかな
る時間軸変動があっても、それを安定かつ確実に除去で
き、それと同時に時間軸を圧縮あるいは伸張する時間軸
変換装置としての機能を回路規模を増やすことなく兼ね
そなえることができ装置の低コスト化を図れるなどの効
果を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図第２図は時
間軸補正装置の従来のブロック図、第３図は書込みクロ
ック生成回路の従来のブロック図、第４図及び第５図は
第１図の各部波形図、第６図は本発明に係わる書込みク
ロック生成回路の一実施例を示すブロック図、第７図は
その各部波形図、第８図は本発明に係る他の映像信号の
形式を示す波形図、第９図は本発明の時間軸補正装置を
外部同期で動作させる他の実施例を示すブロック図であ
る。 １……A/D変換回路 ２……メモリ ３……D/A変換回路 400……書込みクロック生成回路 500……書込みアドレス制御回路 600……読取りアドレス制御回路 700……基準同期信号発生回路 800……同期挿入回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】少なくとも有効な映像情報を含まない第１
   のブランキング期間を有し、かつ該第１のブランキング
   期間よりは短い第２のブランキング期間に所定周波数の
   バースト信号が多重されてなる映像信号の時間軸を補正
   する装置において、 上記第２のブランキング期間よりバースト信号を分離す
   る分離手段と、 上記第１のブランキング期間の少なくとも一部の期間を
   検出し、その検出さた期間内でゲート信号を出力する検
   出手段と、 上記第１ブランキング期間の少なくとも一部を除く期間
   において、上記分離手段からのバースト信号に基づく信
   号を直接注入作用させて、上記第２のブランキング期間
   内で発振の開始の位相を制御して、所定周波数のクロッ
   ク信号を生成する発振回路と、 上記検出手段からのゲート信号に応答して、上記第１の
   ブランキング期間の少なくとも一部の期間内で上記発振
   回路の発振周波数を制御する制御手段と、 所定周波数の基準信号を発生する基準信号発生回路と； 上記発振回路からの出力に基づき書込みクロックを生成
   する書込みクロック生成手段と； 上記基準信号発生回路からの出力に基づき読取りクロッ
   クを生成する読取りクロック生成手段と； 上記書込みクロックにより上記映像信号を標本化してそ
   の標本値に対応する号を所定記憶容量を有するメモリに
   逐次書込む書込み手段と； 上記読取りクロックにより上記メモリに書込まれた信号
   を逐次読取る読取り手段と； 上記メモリから読取られた信号を出力する出力手段と； を備えて構成されることを特徴とする映像信号の時間軸
   補正装置。
2. 【請求項２】上記分離手段は、 該バースト信号を通過させる帯域幅の比較的狭い帯域通
   過フィルタ を備え、該バースト信号を該帯域通過フィルタを介して
   から分離するように構成されることを特徴とする特許請
   求の範囲第１項に記載の映像信号の時間軸補正装置。
3. 【請求項３】上記制御手段は、 上記基準信号発生回路からの出力に基づく信号と上記発
   振回路からの出力に基づく信号とを位相比較する位相比
   較回路と； 上記検出手段からのゲート信号に応答して、該ゲート期
   間内で上記位相比較回路からの出力を上記発振回路に供
   給して該発振周波数を制御するゲート手段と； を備えて構成されることを特徴とする特許請求の範囲第
   １項に記載の映像信号の時間軸補正装置。
4. 【請求項４】上記出力手段は、 上記基準信号発生回路からの出力に基づき基準の同期信
   号を生成する同期信号生成手段と； 上記メモリから読取られた信号に上記基準同期信号を挿
   入する手段と； を備えて構成されることを特徴とする特許請求の範囲第
   １項に記載の映像信号の時間軸補正装置。
5. 【請求項５】上記出力手段は、 上記書込みクロックの周波数と上記読取りクロックの周
   波数とを異ならせ、該書込みクロックの周波数と該読取
   りクロックの周波数の比に応じて上記映像信号の時間軸
   を圧縮ないし伸長した信号を出力する手段； を備えて構成されることを特徴とする特許請求の範囲第
   １項に記載の映像信号の時間軸補正装置。
6. 【請求項６】上記発振回路は、 少なくとも２入力を有する論理ゲート回路で構成され、 その一方の入力に上記分離手段からのバースト信号に基
   づく信号を供給して該バースト信号と同じ周波数の発振
   出力を得るように構成したことを特徴とする特許請求の
   範囲第１項に記載の映像信号の時間軸補正装置。
7. 【請求項７】上記発振回路は、 上記論理ゲート回路からの発振出力を周波数逓倍して該
   バースト信号より高い周波数を有するクロックを生成す
   る手段； を備えて構成されることを特徴とする特許請求の範囲第
   ６項に記載の映像信号の時間軸補正装置。
8. 【請求項８】上記発振回路は、 少なくとも２入力を有する論理ゲート回路で構成され、 その一方の入力には上記分離手段からのバースト信号に
   基づく信号を供給し、その他方の入力にはコンデンサＣ
   が接続されると共に該論理ゲート回路の出力をインダク
   タＬを介して供給するように構成したことを特徴とする
   特許請求の範囲第３項に記載の映像信号の時間軸補正装
   置。
9. 【請求項９】上記制御手段は、 上記ゲート手段からの出力に応じて上記コンデンサＣの
   容量値を可変させて該発振周波数を制御する手段 を備えて構成されることを特徴とする特許請求の範囲第
   ８項に記載の映像信号の時間軸補正装置。
10. 【請求項１０】上記書込み手段は、 上記第２のブランキング期間に含まれる同期情報に基づ
    いて書込みスタートパルスを生成するパルス生成手段
    と； 上記パルス生成手段からの書込みスタートパルスを上記
    発振回路からの出力に同期化する同期化手段と； とを備え、上記同期化手段からの出力に基づき上記映像
    信号の上記メモリへの書込みの開始を制御するように構
    成したことを特徴とする特許請求の範囲第１項に記載の
    映像信号の時間軸補正装置。