JPH0728054B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0728054B2 JPH0728054B2 JP12746488A JP12746488A JPH0728054B2 JP H0728054 B2 JPH0728054 B2 JP H0728054B2 JP 12746488 A JP12746488 A JP 12746488A JP 12746488 A JP12746488 A JP 12746488A JP H0728054 B2 JPH0728054 B2 JP H0728054B2
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- JP
- Japan
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- output transistor
- transistor
- channel
- integrated circuit
- output
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は相補型MOSトランジスタ回路を発光素子の駆
動用として使用する時に発生する輝度のばらつきを集積
回路内部で調整し安定した輝度の供給を実現するととも
に、外部素子に対して可変で高精度の電流源を供給可能
とした半導体集積回路装置に関するものである。
動用として使用する時に発生する輝度のばらつきを集積
回路内部で調整し安定した輝度の供給を実現するととも
に、外部素子に対して可変で高精度の電流源を供給可能
とした半導体集積回路装置に関するものである。
第３図は従来のMOSトランジスタ回路とカソードコモンL
EDと外部抵抗との回路構成図である。図において、
（１）はＰチヤネル形出力トランジスタを駆動させる為
の入力信号を入力するゲート部で、内部ロジツク回路の
出力前段トランジスタのドレイン部分と接続されてい
る。（２）はＰチヤネル形出力トランジスタで、そのド
レイン部分はPN接合型ダイオードのＮ側と外付けの抵抗
に接続されている。（３）は出力トランジスタ（２）の
ドレイン部とGND部（７）との間に構成されるPN接合型
ダイオード、（４）は出力トランジスタ（２）の発光ダ
イオード（５）のＰ側との間に接続される外付け抵抗、
（５）はＰチヤネル形出力トランジスタ（２）の動作に
より点灯する発光ダイオードである。
EDと外部抵抗との回路構成図である。図において、
（１）はＰチヤネル形出力トランジスタを駆動させる為
の入力信号を入力するゲート部で、内部ロジツク回路の
出力前段トランジスタのドレイン部分と接続されてい
る。（２）はＰチヤネル形出力トランジスタで、そのド
レイン部分はPN接合型ダイオードのＮ側と外付けの抵抗
に接続されている。（３）は出力トランジスタ（２）の
ドレイン部とGND部（７）との間に構成されるPN接合型
ダイオード、（４）は出力トランジスタ（２）の発光ダ
イオード（５）のＰ側との間に接続される外付け抵抗、
（５）はＰチヤネル形出力トランジスタ（２）の動作に
より点灯する発光ダイオードである。
次に動作について説明する。内部ロジツク回路からＰチ
ヤネルMOS出力トランジスタのゲート部（１）に“L"の
電圧が加わつた場合、Ｐチヤネル出力トランジスタ
（２）はON状態になり、そのドレイン部は“H"の電位と
なる。このため電源（６）から外付け抵抗（４）と発光
ダイオード（５）を介してGND（７）の方向へ電流が流
れる。このように電源（６）からGND（７）に流れる電
流を利用して、ＰチヤネルMOS出力トランジスタ（２）
がON状態の間はIC外部に外付けされた発光ダイオード
（５）を点灯させることができる。
ヤネルMOS出力トランジスタのゲート部（１）に“L"の
電圧が加わつた場合、Ｐチヤネル出力トランジスタ
（２）はON状態になり、そのドレイン部は“H"の電位と
なる。このため電源（６）から外付け抵抗（４）と発光
ダイオード（５）を介してGND（７）の方向へ電流が流
れる。このように電源（６）からGND（７）に流れる電
流を利用して、ＰチヤネルMOS出力トランジスタ（２）
がON状態の間はIC外部に外付けされた発光ダイオード
（５）を点灯させることができる。
逆に、内部ロジツク回路からＰチヤネル出力トランジス
タ（２）のゲート部（１）に“H"の電圧が加わつた場
合、Ｐチヤネル出力トランジスタ（２）はOFF状態であ
り、電流経路が構成されないため外付けされた発光ダイ
オード（５）は消灯した状態にある。
タ（２）のゲート部（１）に“H"の電圧が加わつた場
合、Ｐチヤネル出力トランジスタ（２）はOFF状態であ
り、電流経路が構成されないため外付けされた発光ダイ
オード（５）は消灯した状態にある。
上記が発光ダイオード（５）を駆動させる基本動作であ
る。この時Ｐチヤネル出力トランジスタ（２）の出力電
流（IOH）と出力電圧（VOH）の特性は第４図の（ａ）の
曲線に示すような特性を利用いている。だが、実際LED
駆動用として使用する場合にはウエハプロセス等による
出力電圧特性のばらつきを考慮して、Ｐチヤネル出力ト
ランジスタ端子の外部に外付け抵抗（４）を付加する事
により３極管領域で使用でき、ICの出力特性のばらつき
によるLEDの輝度のばらつきを小さく抑えている。
る。この時Ｐチヤネル出力トランジスタ（２）の出力電
流（IOH）と出力電圧（VOH）の特性は第４図の（ａ）の
曲線に示すような特性を利用いている。だが、実際LED
駆動用として使用する場合にはウエハプロセス等による
出力電圧特性のばらつきを考慮して、Ｐチヤネル出力ト
ランジスタ端子の外部に外付け抵抗（４）を付加する事
により３極管領域で使用でき、ICの出力特性のばらつき
によるLEDの輝度のばらつきを小さく抑えている。
従来の半導体集積回路装置はウエハプロセスにおける写
真製版技術やイオン注入量等のばらつきが原因でロツト
毎に出力電圧特性が異なつてしまい、ロツト構成が異な
つた半導体集積回路装置を発光素子の駆動用として使用
する場合には、どうしても発光素子の輝度がはらつくと
いう課題があつた。また、このような発光素子の輝度の
ばらつきを抑えるためには出力電圧特性を３極管領域で
しか使用できなかつた。また、３極管領域で使用する場
合には外付け抵抗が必ず必要であり、ユーザー側でも基
板の実装面積が大きくなり、コスト高になるという課題
があつた。
真製版技術やイオン注入量等のばらつきが原因でロツト
毎に出力電圧特性が異なつてしまい、ロツト構成が異な
つた半導体集積回路装置を発光素子の駆動用として使用
する場合には、どうしても発光素子の輝度がはらつくと
いう課題があつた。また、このような発光素子の輝度の
ばらつきを抑えるためには出力電圧特性を３極管領域で
しか使用できなかつた。また、３極管領域で使用する場
合には外付け抵抗が必ず必要であり、ユーザー側でも基
板の実装面積が大きくなり、コスト高になるという課題
があつた。
この発明は上記のような問題点を解消する為になされた
もので、ICのばらつきが原因で生じる発光素子の輝度の
ばらつきを半導体装置内部で調整できると共に、今まで
必ず必要とされていた出力電圧特性制限用の外付け抵抗
を省略できる半導体集積回路装置を得る事を目的とし、
また、出力トランジスタ素子にバツクゲートバイアスを
印加する事により、今まで発光素子の駆動には直接利用
されていなかつた５極管領域の出力電圧特性に抑える事
により、効率的でしかも高精度の電流源としての役目を
はたす半導体集積回路装置を得ることを目的とする。
もので、ICのばらつきが原因で生じる発光素子の輝度の
ばらつきを半導体装置内部で調整できると共に、今まで
必ず必要とされていた出力電圧特性制限用の外付け抵抗
を省略できる半導体集積回路装置を得る事を目的とし、
また、出力トランジスタ素子にバツクゲートバイアスを
印加する事により、今まで発光素子の駆動には直接利用
されていなかつた５極管領域の出力電圧特性に抑える事
により、効率的でしかも高精度の電流源としての役目を
はたす半導体集積回路装置を得ることを目的とする。
この発明に係る半導体集積回路装置は相補型MOS集積回
路の出力トランジスタ素子内部に可変抵抗素子機能を付
加し、今まで３極管領域で使用する場合に省略不可とさ
れていた外付け抵抗を省略可能とすると共に今までは集
積回路内部では調整不可能とされていた発光素子の輝度
のばらつきを内部の出力トランジスタ素子部に付加した
可変抵抗素子をトリミングする事により調整可能とし、
外部素子に対する安定した電流源を供給可能としたもの
である。また、出力トランジスタ素子自身にバツクゲー
トバイアスを印加する事により、発光素子の駆動用とし
ては安定でなおかつ効率的な出力トランジスタ特性が得
られる。
路の出力トランジスタ素子内部に可変抵抗素子機能を付
加し、今まで３極管領域で使用する場合に省略不可とさ
れていた外付け抵抗を省略可能とすると共に今までは集
積回路内部では調整不可能とされていた発光素子の輝度
のばらつきを内部の出力トランジスタ素子部に付加した
可変抵抗素子をトリミングする事により調整可能とし、
外部素子に対する安定した電流源を供給可能としたもの
である。また、出力トランジスタ素子自身にバツクゲー
トバイアスを印加する事により、発光素子の駆動用とし
ては安定でなおかつ効率的な出力トランジスタ特性が得
られる。
この発明における出力トランジスタ素子構成によれば、
メーカー側が可変抵抗素子をトリミングできるため、IC
毎の出力特性のばらつきを小さく抑えることができ、外
部に対して高精度の電流源素子を実現できる。またこれ
により出力トランジスタの出力電圧特性を制限していた
外付け抵抗を省略することができる。
メーカー側が可変抵抗素子をトリミングできるため、IC
毎の出力特性のばらつきを小さく抑えることができ、外
部に対して高精度の電流源素子を実現できる。またこれ
により出力トランジスタの出力電圧特性を制限していた
外付け抵抗を省略することができる。
以下、この発明の一実施例を図について説明する。第１
図の出力部の回路構成図において、（１）はＰチヤネル
出力トランジスタを駆動させる為の入力信号を入力する
ゲート部で、内部ロジツク回路の出力前段トランジスタ
のドレイン部分と接続されている。（２）はＰチヤネル
出力トランジスタで、そのドレイン部分は、PN接合型ダ
イオードのＮ側と発光ダイオード素子（５）に接続され
ている。（３）はＰチヤネル出力トランジスタ（２）の
ドレイン部とGND（７）との間に構成されたPN接合型ダ
イオード、（５）はＰチヤネル出力トランジスタ（２）
のドレイン部に接続され、出力トランジスタの応動によ
り、点灯する発光ダイオードである。
図の出力部の回路構成図において、（１）はＰチヤネル
出力トランジスタを駆動させる為の入力信号を入力する
ゲート部で、内部ロジツク回路の出力前段トランジスタ
のドレイン部分と接続されている。（２）はＰチヤネル
出力トランジスタで、そのドレイン部分は、PN接合型ダ
イオードのＮ側と発光ダイオード素子（５）に接続され
ている。（３）はＰチヤネル出力トランジスタ（２）の
ドレイン部とGND（７）との間に構成されたPN接合型ダ
イオード、（５）はＰチヤネル出力トランジスタ（２）
のドレイン部に接続され、出力トランジスタの応動によ
り、点灯する発光ダイオードである。
また（8a）〜（8c）はこの発明の特徴というべきトリミ
ング可能な内部抵抗素子で、自由に抵抗成分をトリミン
グできるような構成になつている。この内部抵抗素子か
ら出した端子は必ずＰチヤネル出力トランジスタ（２）
のバルク部とつながつた構造となつている。（９）はＰ
チヤネル出力トランジスタ（２）がOFFした場合に寄生
ダイオードを介して電源からGNDへ電流経路を遮断する
為に設けられたＮチヤネルMOSトランジスタで、そのゲ
ート部はインバータ１段を介してチヤネル出力トランジ
スタ（２）のゲート部（１）と接続されている。（10）
はこの回路構成を実施する際にＰチヤネル出力トランジ
スタ（２）のソース部とバルク間に生じる寄生ダイオー
ドである。
ング可能な内部抵抗素子で、自由に抵抗成分をトリミン
グできるような構成になつている。この内部抵抗素子か
ら出した端子は必ずＰチヤネル出力トランジスタ（２）
のバルク部とつながつた構造となつている。（９）はＰ
チヤネル出力トランジスタ（２）がOFFした場合に寄生
ダイオードを介して電源からGNDへ電流経路を遮断する
為に設けられたＮチヤネルMOSトランジスタで、そのゲ
ート部はインバータ１段を介してチヤネル出力トランジ
スタ（２）のゲート部（１）と接続されている。（10）
はこの回路構成を実施する際にＰチヤネル出力トランジ
スタ（２）のソース部とバルク間に生じる寄生ダイオー
ドである。
第２図はこの発明の一実施例の具体的回路構成を示す構
造断面図である。第２図において基板はN-基板を使用し
ている。図中、（8a）〜（8c）はこの発明の特徴とも言
うべきトリミング可能な内部抵抗素子部で、P-well中に
N+拡散を注入することで端子機能をつくり、内部抵抗素
子自体はP-well内のアイランド抵抗で構成している。
（９）は第１図のような回路構成をとることにより、Ｐ
チヤネル出力トランジスタ（２）がOFFした場合にソー
スとバルク間に生じる寄生ダイオードを介して電源
（６）からラダー抵抗（8a〜8c）を通り、GND（７）へ
の貫通電流の経路を遮断するためのＮチヤネルMOSトラ
ンジスタで、ソース部はGND（７）にドレイン部は（8
c）の抵抗の端子部とつながつている。（10）はＰチヤ
ネル出力トランジスタ（２）のソース部とバルク間に生
じる寄生ダイオードである。（11）はフイールド酸化膜
である。
造断面図である。第２図において基板はN-基板を使用し
ている。図中、（8a）〜（8c）はこの発明の特徴とも言
うべきトリミング可能な内部抵抗素子部で、P-well中に
N+拡散を注入することで端子機能をつくり、内部抵抗素
子自体はP-well内のアイランド抵抗で構成している。
（９）は第１図のような回路構成をとることにより、Ｐ
チヤネル出力トランジスタ（２）がOFFした場合にソー
スとバルク間に生じる寄生ダイオードを介して電源
（６）からラダー抵抗（8a〜8c）を通り、GND（７）へ
の貫通電流の経路を遮断するためのＮチヤネルMOSトラ
ンジスタで、ソース部はGND（７）にドレイン部は（8
c）の抵抗の端子部とつながつている。（10）はＰチヤ
ネル出力トランジスタ（２）のソース部とバルク間に生
じる寄生ダイオードである。（11）はフイールド酸化膜
である。
以下、この発明の動作、作用について説明する。第１図
に示すような回路構成を用いてＰチヤネル出力トランジ
スタのバルク部にバツクゲートバイアス電圧を印加し第
５図に示すように、バツクゲートバイアス電圧を上げる
とＰチヤネル出力トランジスタのVTHOを上げうことがで
きる。また、VTHOを可変することにより第４図の曲線
（ｂ）に示すように出力電流をコントロールすることが
できる。このような特性を利用し５極管領域でのドレイ
ン電流を考察してみると、ドレイン電流IDSの式は以下
のように表わされる。
に示すような回路構成を用いてＰチヤネル出力トランジ
スタのバルク部にバツクゲートバイアス電圧を印加し第
５図に示すように、バツクゲートバイアス電圧を上げる
とＰチヤネル出力トランジスタのVTHOを上げうことがで
きる。また、VTHOを可変することにより第４図の曲線
（ｂ）に示すように出力電流をコントロールすることが
できる。このような特性を利用し５極管領域でのドレイ
ン電流を考察してみると、ドレイン電流IDSの式は以下
のように表わされる。
この時υＰβはロツト毎のウエハプロセス時の写真製版
技術やイオン注入量のばらつきにより多少ばらつき出力
特性を変動させる直接原因となる。また、VGSはＰチヤ
ネル及びＮチヤネル出力トランジスタのどちらがON状態
になつているかで決まる一定値（VccかGND）である。こ
れにより、ドレイン電流IDSを一定値に調整し安定した
出力特性を得る為にはインラインのυＰβが大きいロツ
トの場合は（VGS−VTHO）２の値を小さく設定するよう
にトリミングによりラダー抵抗の任意の１つの端子をＰ
チヤネル出力トランジスタのバルク部に接続し逆にイン
ラインのυＰβが小さい場合は（VGS−VTHO）２の値を
大きく設定するようにラダー抵抗をトリミングし、バツ
クゲートバイアス電圧を変動させることで実現が可能と
なる。このように、ラダー抵抗をトリミングし、出力電
圧特性のばらつきを抑え、外部素子に対し安定した電流
源を実現することにより外付け抵抗が省略できる。
技術やイオン注入量のばらつきにより多少ばらつき出力
特性を変動させる直接原因となる。また、VGSはＰチヤ
ネル及びＮチヤネル出力トランジスタのどちらがON状態
になつているかで決まる一定値（VccかGND）である。こ
れにより、ドレイン電流IDSを一定値に調整し安定した
出力特性を得る為にはインラインのυＰβが大きいロツ
トの場合は（VGS−VTHO）２の値を小さく設定するよう
にトリミングによりラダー抵抗の任意の１つの端子をＰ
チヤネル出力トランジスタのバルク部に接続し逆にイン
ラインのυＰβが小さい場合は（VGS−VTHO）２の値を
大きく設定するようにラダー抵抗をトリミングし、バツ
クゲートバイアス電圧を変動させることで実現が可能と
なる。このように、ラダー抵抗をトリミングし、出力電
圧特性のばらつきを抑え、外部素子に対し安定した電流
源を実現することにより外付け抵抗が省略できる。
また、第１図，第２図に示すようにこの発明を実施した
場合には、デバイス構造上Ｐチヤネル出力トランジスタ
のソース部とバルク部に寄生ダイオードができ、Ｐチヤ
ネル出力トランジスタがOFF状態でもこの寄生ダイオー
ドによりラダー抵抗を介して電源からGNDへ電流の抜け
る経路が生じる。これをラダー抵抗の端とGNDとの間に
構成したＮチヤネルトランジスタにより遮断し、Ｐチヤ
ネル出力トランジスタがOFF時のIC内部での消費電力を
抑えている。
場合には、デバイス構造上Ｐチヤネル出力トランジスタ
のソース部とバルク部に寄生ダイオードができ、Ｐチヤ
ネル出力トランジスタがOFF状態でもこの寄生ダイオー
ドによりラダー抵抗を介して電源からGNDへ電流の抜け
る経路が生じる。これをラダー抵抗の端とGNDとの間に
構成したＮチヤネルトランジスタにより遮断し、Ｐチヤ
ネル出力トランジスタがOFF時のIC内部での消費電力を
抑えている。
なお、上記実施例ではＰチヤネル出力トランジスタによ
るカソードコモンLED駆動についてのみ説明したが、こ
れはＮチヤネル出力トランジスタによるアノードコモン
LEE駆動の場合でもよく、出力部の構造をＮチヤネル出
力トランジスタ用に変更すれば基本概念はＰチヤネル出
力トランジスタの場合と同様でよい。また、LEDの駆動
のみならず安定した出力特性を得たい半導体集積回路装
置には総べて適用できる。
るカソードコモンLED駆動についてのみ説明したが、こ
れはＮチヤネル出力トランジスタによるアノードコモン
LEE駆動の場合でもよく、出力部の構造をＮチヤネル出
力トランジスタ用に変更すれば基本概念はＰチヤネル出
力トランジスタの場合と同様でよい。また、LEDの駆動
のみならず安定した出力特性を得たい半導体集積回路装
置には総べて適用できる。
また、上記実施例の場合にはバツクゲートバイアスを印
加するためのアイランドで構成した抵抗素子をトリミン
グすることにより出力特性が抑えられ外付け抵抗は省略
可能となつたが、この他の抵抗素子でも実施可能であ
る。
加するためのアイランドで構成した抵抗素子をトリミン
グすることにより出力特性が抑えられ外付け抵抗は省略
可能となつたが、この他の抵抗素子でも実施可能であ
る。
また、Ｐチヤネル出力トランジスタのバルク部とラダー
抵抗の一端間に抵抗素子を付加することにより、出力ON
時のIC内部の消費電力を抑えることも可能である。
抵抗の一端間に抵抗素子を付加することにより、出力ON
時のIC内部の消費電力を抑えることも可能である。
以上のようにこの発明によれば、Ｐチヤネル出力トラン
ジスタのバルク部にトリミング可能な抵抗素子成分を構
成してやることで、出力トランジスタ１つに対し１つつ
けている外付け抵抗を省略できるため、基板実装面積や
コストを大幅に低減できる効果がある。
ジスタのバルク部にトリミング可能な抵抗素子成分を構
成してやることで、出力トランジスタ１つに対し１つつ
けている外付け抵抗を省略できるため、基板実装面積や
コストを大幅に低減できる効果がある。
第１図はこの発明の一実施例による半導体集積回路装置
を示す回路構成図、第２図はこの発明の一実施例による
半導体集積回路装置を示す断面構造図、第３図は従来の
LED駆動用半導体集積回路装置の回路構成図である。ま
た、第４図は本発明による出力特性（ｂ）と従来の出力
特性（ａ）の違いを表わしたグラフ、第５図は出力トラ
ンジスタのバルク部に印加するバツクゲートバイアスを
変化させた時のVTHOの変化を示したグラフである。 図において、（１）はＰチヤネル出力トランジスタのゲ
ート部、（２）はＰチヤネルMOSトランジスタ構造の出
力トランジスタ、（３）はPN接合型ダイオード、（５）
は発光ダイオード、（8a）〜（8c）はアイランドで構成
したトリミング可能な抵抗素子、（９）はＮチヤネルMO
Sトランジスタである。 なお、図中、同一符号は同一、又は相当部分を示す。
を示す回路構成図、第２図はこの発明の一実施例による
半導体集積回路装置を示す断面構造図、第３図は従来の
LED駆動用半導体集積回路装置の回路構成図である。ま
た、第４図は本発明による出力特性（ｂ）と従来の出力
特性（ａ）の違いを表わしたグラフ、第５図は出力トラ
ンジスタのバルク部に印加するバツクゲートバイアスを
変化させた時のVTHOの変化を示したグラフである。 図において、（１）はＰチヤネル出力トランジスタのゲ
ート部、（２）はＰチヤネルMOSトランジスタ構造の出
力トランジスタ、（３）はPN接合型ダイオード、（５）
は発光ダイオード、（8a）〜（8c）はアイランドで構成
したトリミング可能な抵抗素子、（９）はＮチヤネルMO
Sトランジスタである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】一枚の半導体基板内にＰチヤネルMOSトラ
ンジスタとＮチヤネルMOSトランジスタとを形成し、こ
れらトランジスタを直列に接続して相補型MOS集積回路
を構成する半導体集積回路装置において、この半導体集
積回路装置を発光ダイオード駆動用として使用する場
合、カソードコモンタイプにおいては出力Ｐチヤネルト
ランジスタのバルク部、またアノードコモンタイプにお
いては出力Ｎチヤネルトランジスタのバルク部を回路内
の最高電位と回路内の最低電位間に直列接続されたラダ
ー抵抗の一端に接続し、また上記ラダー抵抗の一端を回
路内の最高電位に、他の一端をＮチヤネルMOSトランジ
スタのドレインに、ＮチヤネルMOSトランジスタのソー
スを回路内の最低電位に接続し、ＮチヤネルMOSトラン
ジスタのゲート部には出力Ｐチヤネルトランジスタのゲ
ート部の逆方向の電位が加わることを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12746488A JPH0728054B2 (ja) | 1988-05-24 | 1988-05-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12746488A JPH0728054B2 (ja) | 1988-05-24 | 1988-05-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01296680A JPH01296680A (ja) | 1989-11-30 |
| JPH0728054B2 true JPH0728054B2 (ja) | 1995-03-29 |
Family
ID=14960576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12746488A Expired - Lifetime JPH0728054B2 (ja) | 1988-05-24 | 1988-05-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728054B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3966452B2 (ja) * | 2001-10-24 | 2007-08-29 | 株式会社日立超エル・エス・アイ・システムズ | Ｌｅｄ駆動回路および発光装置 |
| JP4747239B2 (ja) * | 2004-09-03 | 2011-08-17 | 株式会社ノーリツ | スイッチ制御システム |
-
1988
- 1988-05-24 JP JP12746488A patent/JPH0728054B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01296680A (ja) | 1989-11-30 |
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