JPH07263697A - 多結晶シリコン薄膜トランジスタ - Google Patents
多結晶シリコン薄膜トランジスタInfo
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- JPH07263697A JPH07263697A JP7779994A JP7779994A JPH07263697A JP H07263697 A JPH07263697 A JP H07263697A JP 7779994 A JP7779994 A JP 7779994A JP 7779994 A JP7779994 A JP 7779994A JP H07263697 A JPH07263697 A JP H07263697A
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Abstract
(57)【要約】
【目的】 多結晶シリコン薄膜を能動層として用いた多
結晶シリコン薄膜トランジスタにおいて、そのチャンネ
ル形成用領域のゲート絶縁膜側に形成されるｎ型チャン
ネルに流れる電子の移動度が、１００Ｋ以下の多結晶シ
リコン薄膜トランジスタの外囲温度において、ゲート電
圧の値が変わっても、２００ｃｍ2／Ｖ・Ｓ以上の値を
とることによって、多結晶シリコン薄膜トランジスタと
しての機能が、高速に得られるようにする。 【構成】 チャンネル形成用領域が、ゲート絶縁膜側に
おける結晶粒界にもとずくキャリアトラップ準位密度
を、１．５×１０12ｃｍ-2未満しか有していない。
結晶シリコン薄膜トランジスタにおいて、そのチャンネ
ル形成用領域のゲート絶縁膜側に形成されるｎ型チャン
ネルに流れる電子の移動度が、１００Ｋ以下の多結晶シ
リコン薄膜トランジスタの外囲温度において、ゲート電
圧の値が変わっても、２００ｃｍ2／Ｖ・Ｓ以上の値を
とることによって、多結晶シリコン薄膜トランジスタと
しての機能が、高速に得られるようにする。 【構成】 チャンネル形成用領域が、ゲート絶縁膜側に
おける結晶粒界にもとずくキャリアトラップ準位密度
を、１．５×１０12ｃｍ-2未満しか有していない。
Description
【０００１】
【産業上の利用分野】本発明は、多結晶シリコン薄膜ト
ランジスタの改良に関する。
ランジスタの改良に関する。
【０００２】
【従来の技術】従来、図３を伴って次に述べる多結晶シ
リコン薄膜トランジスタが提案されている。
リコン薄膜トランジスタが提案されている。
【０００３】すなわち、例えばガラスでなる絶縁性基板
１を有し、そして、その絶縁性基板１上に、多結晶シリ
コン薄膜２が形成されている。この場合、多結晶シリコ
ン薄膜２は、化学気相堆積法（ＣＶＤ法）によって形成
されている。
１を有し、そして、その絶縁性基板１上に、多結晶シリ
コン薄膜２が形成されている。この場合、多結晶シリコ
ン薄膜２は、化学気相堆積法（ＣＶＤ法）によって形成
されている。
【０００４】また、多結晶シリコン薄膜２上に、例えば
ＳｉＯ2でなるゲート絶縁膜３を介して、ゲート電極４
が形成されている。
ＳｉＯ2でなるゲート絶縁膜３を介して、ゲート電極４
が形成されている。
【０００５】さらに、多結晶シリコン薄膜２内に、ゲー
ト電極４側からみて、そのゲート電極４を挟んだ両位置
において、ソース電極用ｎ+型半導体領域５Ｓ及びドレ
イン電極用ｎ+型半導体領域５Ｄが、それら間をチャン
ネル形成用領域６とするように、ｎ型不純物イオンの打
込処理によって形成されている。
ト電極４側からみて、そのゲート電極４を挟んだ両位置
において、ソース電極用ｎ+型半導体領域５Ｓ及びドレ
イン電極用ｎ+型半導体領域５Ｄが、それら間をチャン
ネル形成用領域６とするように、ｎ型不純物イオンの打
込処理によって形成されている。
【０００６】この場合、チャンネル形成用領域６が、化
学気相堆積法によって形成されている多結晶シリコン薄
膜２のソース電極用ｎ+型半導体領域５Ｓ及びドレイン
電極用ｎ+型半導体領域５Ｄ間の領域であるので、その
チャンネル形成用領域６における結晶粒界７にもとずく
キャリアトラップ準位密度を、１．５×１０12ｃｍ-2以
上有していることは注意すべきである。
学気相堆積法によって形成されている多結晶シリコン薄
膜２のソース電極用ｎ+型半導体領域５Ｓ及びドレイン
電極用ｎ+型半導体領域５Ｄ間の領域であるので、その
チャンネル形成用領域６における結晶粒界７にもとずく
キャリアトラップ準位密度を、１．５×１０12ｃｍ-2以
上有していることは注意すべきである。
【０００７】以上が、従来提案されている多結晶シリコ
ン薄膜トランジスタの構成である。
ン薄膜トランジスタの構成である。
【０００８】このような構成を有する従来の多結晶シリ
コン薄膜トランジスタによれば、ソース電極用ｎ+型半
導体領域５Ｓ及びゲート電極４間にゲート電圧Ｖｇを予
定の値で印加した場合、チャンネル形成用領域６のゲー
ト絶縁膜３側にｎ型チャンネルが形成され、そのｎ型チ
ャンネルを通って、電子が、ソース電極用ｎ+型半導体
領域５Ｓ及びドレイン電極用ｎ+型半導体領域５Ｄ間に
流れるという機構で、多結晶シリコン薄膜トランジスタ
としての機能を呈する。
コン薄膜トランジスタによれば、ソース電極用ｎ+型半
導体領域５Ｓ及びゲート電極４間にゲート電圧Ｖｇを予
定の値で印加した場合、チャンネル形成用領域６のゲー
ト絶縁膜３側にｎ型チャンネルが形成され、そのｎ型チ
ャンネルを通って、電子が、ソース電極用ｎ+型半導体
領域５Ｓ及びドレイン電極用ｎ+型半導体領域５Ｄ間に
流れるという機構で、多結晶シリコン薄膜トランジスタ
としての機能を呈する。
【０００９】また、図３に示す従来の多結晶シリコン薄
膜トランジスタによれば、絶縁性基板１を広い面積を有
するものとして用意するのが容易であり、そして、その
ように広い面積を有する絶縁性基板１を用意しさえすれ
ば、能動層としての多結晶シリコン薄膜２を、広い面積
を有するものに、容易に形成することができ、多結晶シ
リコン薄膜トランジスタを広い面積を有するものに容易
に形成することができ、このため、例えば、広い面積を
有する液晶表示パネルを構成する多結晶シリコン薄膜ト
ランジスタに適用して好適である。
膜トランジスタによれば、絶縁性基板１を広い面積を有
するものとして用意するのが容易であり、そして、その
ように広い面積を有する絶縁性基板１を用意しさえすれ
ば、能動層としての多結晶シリコン薄膜２を、広い面積
を有するものに、容易に形成することができ、多結晶シ
リコン薄膜トランジスタを広い面積を有するものに容易
に形成することができ、このため、例えば、広い面積を
有する液晶表示パネルを構成する多結晶シリコン薄膜ト
ランジスタに適用して好適である。
【００１０】ちなみに、単結晶シリコン基板を用いた単
結晶シリコントランジスタの場合、単結晶シリコン基板
を広い面積を有するものとして用意するのが困難である
ことから、単結晶シリコントランジスタを、多結晶シリ
コン薄膜トランジスタの場合のように広い面積を有する
ものに形成することはきわめて困難である。
結晶シリコントランジスタの場合、単結晶シリコン基板
を広い面積を有するものとして用意するのが困難である
ことから、単結晶シリコントランジスタを、多結晶シリ
コン薄膜トランジスタの場合のように広い面積を有する
ものに形成することはきわめて困難である。
【００１１】
【発明が解決しようとする課題】図３に示す従来の多結
晶シリコン薄膜トランジスタの場合、チャンネル形成用
領域６が、上述したように且つ上述した理由で、そのチ
ャンネル形成用領域６におけるキャリアトラップ準位密
度を、１．５×１０12ｃｍ-2以上有しているため、上述
したように、ソース電極用ｎ+型半導体領域５Ｓ及びゲ
ート電極４間にゲート電圧Ｖｇを予定の値で印加したと
きに電子がチャンネル形成用領域６のゲート絶縁膜３側
に形成されるｎ型チャンネルに流れるときの、その電子
の移動度が、図４に示すように、１００Ｋ以下の多結晶
シリコン薄膜トランジスタの外囲温度において、ソース
電極用ｎ+型半導体領域５Ｓ及びゲート電極４間に印加
するゲート電圧Ｖｇの値を変えても、２００ｃｍ2／Ｖ
・Ｓ以上の値で得ることがほとんどできず、このため、
１００Ｋ以下の多結晶シリコン薄膜トランジスタの外囲
温度において、上述した多結晶シリコン薄膜トランジス
タとしての機能が低速でしか得られない、という欠点を
有していた。
晶シリコン薄膜トランジスタの場合、チャンネル形成用
領域６が、上述したように且つ上述した理由で、そのチ
ャンネル形成用領域６におけるキャリアトラップ準位密
度を、１．５×１０12ｃｍ-2以上有しているため、上述
したように、ソース電極用ｎ+型半導体領域５Ｓ及びゲ
ート電極４間にゲート電圧Ｖｇを予定の値で印加したと
きに電子がチャンネル形成用領域６のゲート絶縁膜３側
に形成されるｎ型チャンネルに流れるときの、その電子
の移動度が、図４に示すように、１００Ｋ以下の多結晶
シリコン薄膜トランジスタの外囲温度において、ソース
電極用ｎ+型半導体領域５Ｓ及びゲート電極４間に印加
するゲート電圧Ｖｇの値を変えても、２００ｃｍ2／Ｖ
・Ｓ以上の値で得ることがほとんどできず、このため、
１００Ｋ以下の多結晶シリコン薄膜トランジスタの外囲
温度において、上述した多結晶シリコン薄膜トランジス
タとしての機能が低速でしか得られない、という欠点を
有していた。
【００１２】よって、本発明は、上述した欠点のない新
規な多結晶シリコン薄膜トランジスタを提案せんとする
ものである。
規な多結晶シリコン薄膜トランジスタを提案せんとする
ものである。
【００１３】
【課題を解決するための手段】本発明による多結晶シリ
コン薄膜トランジスタは、図３で前述した従来の多結晶
シリコン薄膜トランジスタの場合と同様に、絶縁性基板
上に能動層としての多結晶シリコン薄膜が形成され、そ
の多結晶シリコン薄膜上にゲート絶縁膜を介してゲート
電極が形成され、また、上記多結晶シリコン薄膜内に、
上記ゲート電極側からみて、そのゲート電極を挟んだ両
位置において、ソース電極用ｎ+型半導体領域及びドレ
イン電極用ｎ+半導体領域が、それら間をチャンネル形
成用領域とするように形成されている、という構成を有
する。
コン薄膜トランジスタは、図３で前述した従来の多結晶
シリコン薄膜トランジスタの場合と同様に、絶縁性基板
上に能動層としての多結晶シリコン薄膜が形成され、そ
の多結晶シリコン薄膜上にゲート絶縁膜を介してゲート
電極が形成され、また、上記多結晶シリコン薄膜内に、
上記ゲート電極側からみて、そのゲート電極を挟んだ両
位置において、ソース電極用ｎ+型半導体領域及びドレ
イン電極用ｎ+半導体領域が、それら間をチャンネル形
成用領域とするように形成されている、という構成を有
する。
【００１４】しかしながら、本発明による多結晶シリコ
ン薄膜トランジスタは、このような構成を有する多結晶
シリコン薄膜トランジスタにおいて、そのチャンネル形
成用領域が、ゲート絶縁膜側における結晶粒界にもとず
くキャリアトラップ準位密度を、１．５×１０12ｃｍ-2
未満しか有していない。
ン薄膜トランジスタは、このような構成を有する多結晶
シリコン薄膜トランジスタにおいて、そのチャンネル形
成用領域が、ゲート絶縁膜側における結晶粒界にもとず
くキャリアトラップ準位密度を、１．５×１０12ｃｍ-2
未満しか有していない。
【００１５】
【作用・効果】本発明による多結晶シリコン薄膜トラン
ジスタは、図３に示す従来の多結晶シリコン薄膜トラン
ジスタにおいて、そのゲート絶縁膜側における結晶粒界
にもとずくキャリアトラップ準位密度を１．５×１０12
ｃｍ-2以上有しているチャンネル形成用領域が、ゲート
絶縁膜側における結晶粒界にもとずくキャリアトラップ
準位密度を１．５×１０12ｃｍ-2未満しか有していない
チャンネル形成用領域に置換されていることを除いて、
図３で前述した従来の多結晶シリコン薄膜トランジスタ
の場合と同様の構成を有するので、図３に示す従来の多
結晶シリコン薄膜トランジスタの場合と同様の多結晶シ
リコン薄膜トランジスタとしての機能を呈し、また、多
結晶シリコン薄膜トランジスタを、図３に示す従来の多
結晶シリコン薄膜トランジスタの場合と同様に、広い面
積を有するものに、容易に形成することができる。
ジスタは、図３に示す従来の多結晶シリコン薄膜トラン
ジスタにおいて、そのゲート絶縁膜側における結晶粒界
にもとずくキャリアトラップ準位密度を１．５×１０12
ｃｍ-2以上有しているチャンネル形成用領域が、ゲート
絶縁膜側における結晶粒界にもとずくキャリアトラップ
準位密度を１．５×１０12ｃｍ-2未満しか有していない
チャンネル形成用領域に置換されていることを除いて、
図３で前述した従来の多結晶シリコン薄膜トランジスタ
の場合と同様の構成を有するので、図３に示す従来の多
結晶シリコン薄膜トランジスタの場合と同様の多結晶シ
リコン薄膜トランジスタとしての機能を呈し、また、多
結晶シリコン薄膜トランジスタを、図３に示す従来の多
結晶シリコン薄膜トランジスタの場合と同様に、広い面
積を有するものに、容易に形成することができる。
【００１６】また、本発明による多結晶シリコン薄膜ト
ランジスタによれば、チャンネル形成用領域が、そのチ
ャンネル形成用領域における結晶粒界にもとずくキャリ
アトラップ準位密度を、１．５×１０12ｃｍ-2未満しか
有していないので、ソース電極用ｎ+型半導体領域及び
ゲート電極間にゲート電圧を予定の値で印加したときに
電子がチャンネル形成用領域のゲート絶縁膜側に形成さ
れるｎ型チャンネルに流れるときの、その電子の移動度
が、１００Ｋ以下の多結晶シリコン薄膜トランジスタの
外囲温度において、ソース電極用ｎ+型半導体領域及び
ゲート電極間に印加するゲート電圧の値が変わっても、
２００ｃｍ2／Ｖ・Ｓ以上の値をとり、よって、多結晶
シリコン薄膜トランジスタとしての機能を、図３に示す
従来の多結晶シリコン薄膜トランジスタの場合に比し高
速に得ることができる。
ランジスタによれば、チャンネル形成用領域が、そのチ
ャンネル形成用領域における結晶粒界にもとずくキャリ
アトラップ準位密度を、１．５×１０12ｃｍ-2未満しか
有していないので、ソース電極用ｎ+型半導体領域及び
ゲート電極間にゲート電圧を予定の値で印加したときに
電子がチャンネル形成用領域のゲート絶縁膜側に形成さ
れるｎ型チャンネルに流れるときの、その電子の移動度
が、１００Ｋ以下の多結晶シリコン薄膜トランジスタの
外囲温度において、ソース電極用ｎ+型半導体領域及び
ゲート電極間に印加するゲート電圧の値が変わっても、
２００ｃｍ2／Ｖ・Ｓ以上の値をとり、よって、多結晶
シリコン薄膜トランジスタとしての機能を、図３に示す
従来の多結晶シリコン薄膜トランジスタの場合に比し高
速に得ることができる。
【００１７】
【実施例】次に、図１を伴って本発明による多結晶シリ
コン薄膜トランジスタの実施例を述べよう。
コン薄膜トランジスタの実施例を述べよう。
【００１８】図１に示す本発明による多結晶シリコン薄
膜トランジスタは、次に述べる構成を有する。
膜トランジスタは、次に述べる構成を有する。
【００１９】すなわち、図３に示す従来の多結晶シリコ
ン薄膜トランジスタの場合の絶縁性基板１と同様の、例
えばガラスでなる絶縁性基板１１を有し、そして、その
絶縁性基板１１上に、多結晶シリコン薄膜１２が形成さ
れている。
ン薄膜トランジスタの場合の絶縁性基板１と同様の、例
えばガラスでなる絶縁性基板１１を有し、そして、その
絶縁性基板１１上に、多結晶シリコン薄膜１２が形成さ
れている。
【００２０】この場合、多結晶シリコン薄膜１２は、図
３に示す従来の多結晶シリコン薄膜トランジスタの場合
の多結晶シリコン薄膜２とは異なり、絶縁性基板１１上
にスパッタリング法によってアモルファスシリコン層を
形成し、次でそのアモルファスシリコン層に対するレー
ザ光を用いた多結晶化用熱処理によって形成されてい
る。
３に示す従来の多結晶シリコン薄膜トランジスタの場合
の多結晶シリコン薄膜２とは異なり、絶縁性基板１１上
にスパッタリング法によってアモルファスシリコン層を
形成し、次でそのアモルファスシリコン層に対するレー
ザ光を用いた多結晶化用熱処理によって形成されてい
る。
【００２１】また、多結晶シリコン薄膜１２上に、図３
に示す従来の多結晶シリコン薄膜トランジスタの場合の
ゲート絶縁膜３と同様の、例えばＳｉＯ2でなるゲート
絶縁膜１３を介して、図３に示す従来の多結晶シリコン
薄膜トランジスタの場合のゲート電極４と同様のゲート
電極１４が形成されている。
に示す従来の多結晶シリコン薄膜トランジスタの場合の
ゲート絶縁膜３と同様の、例えばＳｉＯ2でなるゲート
絶縁膜１３を介して、図３に示す従来の多結晶シリコン
薄膜トランジスタの場合のゲート電極４と同様のゲート
電極１４が形成されている。
【００２２】さらに、多結晶シリコン薄膜１２内に、図
３に示す従来の多結晶シリコン薄膜トランジスタの場合
に準じて、ゲート電極１４側からみて、そのゲート電極
１４を挟んだ両位置において、ソース電極用ｎ+型半導
体領域１５Ｓ及びドレイン電極用ｎ+型半導体領域１５
Ｄが、それら間をチャンネル形成用領域１６とするよう
に、ｎ型不純物イオンの打込処理によって形成されてい
る。
３に示す従来の多結晶シリコン薄膜トランジスタの場合
に準じて、ゲート電極１４側からみて、そのゲート電極
１４を挟んだ両位置において、ソース電極用ｎ+型半導
体領域１５Ｓ及びドレイン電極用ｎ+型半導体領域１５
Ｄが、それら間をチャンネル形成用領域１６とするよう
に、ｎ型不純物イオンの打込処理によって形成されてい
る。
【００２３】この場合、チャンネル形成用領域１６が、
絶縁性基板１１上にスパッタリング法によってアモルフ
ァスシリコン層を形成し、次でそのアモルファスシリコ
ン層に対するレーザ光を用いた多結晶化用熱処理によっ
て形成されている、という多結晶シリコン薄膜１２のソ
ース電極用ｎ+型半導体領域１５Ｓ及びドレイン電極用
ｎ+型半導体領域１５Ｄ間の領域であるので、そのチャ
ンネル形成用領域１６における結晶粒界１７にもとずく
キャリアトラップ準位密度を、１．５×１０12ｃｍ-2未
満しか有していないことは注意すべきである。
絶縁性基板１１上にスパッタリング法によってアモルフ
ァスシリコン層を形成し、次でそのアモルファスシリコ
ン層に対するレーザ光を用いた多結晶化用熱処理によっ
て形成されている、という多結晶シリコン薄膜１２のソ
ース電極用ｎ+型半導体領域１５Ｓ及びドレイン電極用
ｎ+型半導体領域１５Ｄ間の領域であるので、そのチャ
ンネル形成用領域１６における結晶粒界１７にもとずく
キャリアトラップ準位密度を、１．５×１０12ｃｍ-2未
満しか有していないことは注意すべきである。
【００２４】以上が、本発明による多結晶シリコン薄膜
トランジスタの実施例の構成である。
トランジスタの実施例の構成である。
【００２５】このような構成を有する本発明による多結
晶シリコン薄膜トランジスタは、図３に示す従来の多結
晶シリコン薄膜トランジスタにおいて、そのゲート絶縁
膜側における結晶粒界にもとずくキャリアトラップ準位
密度を１．５×１０12ｃｍ-2以上有しているチャンネル
形成用領域６が、ゲート絶縁膜側における結晶粒界にも
とずくキャリアトラップ準位密度を１．５×１０12ｃｍ
-2未満しか有していないチャンネル形成用領域１６に置
換されていることを除いて、図３で前述した従来の多結
晶シリコン薄膜トランジスタの場合と同様の構成を有す
るので、図３に示す従来の多結晶シリコン薄膜トランジ
スタの場合と同様の多結晶シリコン薄膜トランジスタと
しての機能を呈し、また、多結晶シリコン薄膜トランジ
スタを、図３に示す従来の多結晶シリコン薄膜トランジ
スタの場合と同様に、広い面積を有するものに、容易に
形成することができる。
晶シリコン薄膜トランジスタは、図３に示す従来の多結
晶シリコン薄膜トランジスタにおいて、そのゲート絶縁
膜側における結晶粒界にもとずくキャリアトラップ準位
密度を１．５×１０12ｃｍ-2以上有しているチャンネル
形成用領域６が、ゲート絶縁膜側における結晶粒界にも
とずくキャリアトラップ準位密度を１．５×１０12ｃｍ
-2未満しか有していないチャンネル形成用領域１６に置
換されていることを除いて、図３で前述した従来の多結
晶シリコン薄膜トランジスタの場合と同様の構成を有す
るので、図３に示す従来の多結晶シリコン薄膜トランジ
スタの場合と同様の多結晶シリコン薄膜トランジスタと
しての機能を呈し、また、多結晶シリコン薄膜トランジ
スタを、図３に示す従来の多結晶シリコン薄膜トランジ
スタの場合と同様に、広い面積を有するものに、容易に
形成することができる。
【００２６】また、図１に示す本発明による多結晶シリ
コン薄膜トランジスタによれば、チャンネル形成用領域
１６が、そのゲート絶縁膜１３側における結晶粒界にも
とずくキャリアトラップ準位密度を、１．５×１０12ｃ
ｍ-2未満しか有していないので、ソース電極用ｎ+型半
導体領域１５Ｓ及びゲート電極１４間にゲート電圧Ｖｇ
を予定の値で印加したときに電子がチャンネル形成用領
域１６のゲート絶縁膜１４側に形成されるｎ型チャンネ
ルに流れるときの、その電子の移動度が、図２に示すよ
うに、１００Ｋ以下の多結晶シリコン薄膜トランジスタ
の外囲温度において、ソース電極用ｎ+型半導体領域１
５Ｓ及びゲート電極１４間に印加するゲート電圧Ｖｇの
値が変わっても、２００ｃｍ2／Ｖ・Ｓ以上の値をと
り、よって、多結晶シリコン薄膜トランジスタとしての
機能を、図３に示す従来の多結晶シリコン薄膜トランジ
スタの場合に比し高速に得ることができる。
コン薄膜トランジスタによれば、チャンネル形成用領域
１６が、そのゲート絶縁膜１３側における結晶粒界にも
とずくキャリアトラップ準位密度を、１．５×１０12ｃ
ｍ-2未満しか有していないので、ソース電極用ｎ+型半
導体領域１５Ｓ及びゲート電極１４間にゲート電圧Ｖｇ
を予定の値で印加したときに電子がチャンネル形成用領
域１６のゲート絶縁膜１４側に形成されるｎ型チャンネ
ルに流れるときの、その電子の移動度が、図２に示すよ
うに、１００Ｋ以下の多結晶シリコン薄膜トランジスタ
の外囲温度において、ソース電極用ｎ+型半導体領域１
５Ｓ及びゲート電極１４間に印加するゲート電圧Ｖｇの
値が変わっても、２００ｃｍ2／Ｖ・Ｓ以上の値をと
り、よって、多結晶シリコン薄膜トランジスタとしての
機能を、図３に示す従来の多結晶シリコン薄膜トランジ
スタの場合に比し高速に得ることができる。
【００２７】なお、上述においては、本発明による多結
晶シリコン薄膜トランジスタの１つの実施例を示したに
留まり、本発明の精神を脱することなしに種々の変型、
変更をなし得るであろう。
晶シリコン薄膜トランジスタの１つの実施例を示したに
留まり、本発明の精神を脱することなしに種々の変型、
変更をなし得るであろう。
【図１】本発明による多結晶シリコン薄膜トランジスタ
の実施例を示す略線的斜視図である。
の実施例を示す略線的斜視図である。
【図２】図１に示す本発明による多結晶シリコン薄膜ト
ランジスタの説明に供する、チャンネル形成用領域にお
ける電子の移動度の温度依存性を示す図である。
ランジスタの説明に供する、チャンネル形成用領域にお
ける電子の移動度の温度依存性を示す図である。
【図３】従来の多結晶シリコン薄膜トランジスタを示す
略線的斜視図である。
略線的斜視図である。
【図４】図３に示す従来の多結晶シリコン薄膜トランジ
スタの説明に供する、チャンネル形成用領域における電
子の移動度の温度依存性を示す図である。
スタの説明に供する、チャンネル形成用領域における電
子の移動度の温度依存性を示す図である。
１ 絶縁性基板 ２ 多結晶シリコン薄膜 ３ ゲート絶縁膜 ４ ゲート電極 ５Ｓ ソース電極用ｎ+型半導体領域 ５Ｄ ドレイン電極用ｎ+型半導体領域 ６ チャンネル形成用領域 １１ 絶縁性基板 １２ 多結晶シリコン薄膜 １３ ゲート絶縁膜 １４ ゲート電極 １５Ｓ ソース電極用ｎ+型半導体領域 １５Ｄ ドレイン電極用ｎ+型半導体領域 １６ チャンネル形成用領域
Claims (1)
- 【請求項１】 絶縁性基板上に能動層として多結晶シリ
コン薄膜が形成され、上記多結晶シリコン薄膜上にゲー
ト絶縁膜を介してゲート電極が形成され、上記多結晶シ
リコン薄膜内に、上記ゲート電極側からみて、そのゲー
ト電極を挟んだ両位置において、ソース電極用ｎ+型半
導体領域及びドレイン電極用ｎ+半導体領域が、それら
間をチャンネル形成用領域とするように形成されている
多結晶シリコン薄膜トランジスタにおいて、 上記チャンネル形成用領域が、上記ゲート絶縁膜側にお
ける結晶粒界にもとずくキャリアトラップ準位密度を、
１．５×１０12ｃｍ-2未満しか有していないことを特徴
とする多結晶シリコン薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7779994A JPH07263697A (ja) | 1994-03-25 | 1994-03-25 | 多結晶シリコン薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7779994A JPH07263697A (ja) | 1994-03-25 | 1994-03-25 | 多結晶シリコン薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263697A true JPH07263697A (ja) | 1995-10-13 |
Family
ID=13644057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7779994A Pending JPH07263697A (ja) | 1994-03-25 | 1994-03-25 | 多結晶シリコン薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7126161B2 (en) | 1998-10-13 | 2006-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having El layer and sealing material |
-
1994
- 1994-03-25 JP JP7779994A patent/JPH07263697A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7126161B2 (en) | 1998-10-13 | 2006-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having El layer and sealing material |
| US7449725B2 (en) | 1998-10-13 | 2008-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix EL device with sealing structure housing the device |
| US7629624B2 (en) | 1998-10-13 | 2009-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix EL device with sealing structure housing the device and the peripheral driving circuits |
| US8148743B2 (en) | 1998-10-13 | 2012-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including semiconductor circuit made from semiconductor element and manufacturing method thereof |
| US8421114B2 (en) | 1998-10-13 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electroluminescent device within resin sealed housing |
| US8969906B2 (en) | 1998-10-13 | 2015-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electroluminescent device within resin sealed housing |
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