JPH0724336B2 - 多層プリント回路板 - Google Patents
多層プリント回路板Info
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- JPH0724336B2 JPH0724336B2 JP2068518A JP6851890A JPH0724336B2 JP H0724336 B2 JPH0724336 B2 JP H0724336B2 JP 2068518 A JP2068518 A JP 2068518A JP 6851890 A JP6851890 A JP 6851890A JP H0724336 B2 JPH0724336 B2 JP H0724336B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- conductor
- printed circuit
- layer
- peripheral edge
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/117—Pads along the edge of rigid circuit boards, e.g. for pluggable connectors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、一般に対象物体に外部信号を供給するのに使
用する多層プリント回路板に関し、より具体的には、集
積回路チップのテスト用装置で使用するのに特に適した
多層回路板に関する。
用する多層プリント回路板に関し、より具体的には、集
積回路チップのテスト用装置で使用するのに特に適した
多層回路板に関する。
B.従来の技術及びその課題 集積回路チップの製造後、チップが本体に欠陥なく満足
に製造されているかどうか、あるいはチップ内に欠陥や
故障がないかどうか判定するために、チップを１つ１つ
テストする必要がある。このため、チップ入力端子のす
べてに信号を印加することが必要になる。信号は、各信
号入力ポートを介してチップ内の各種デバイスのテスト
用のあるパターンを提供するように、あらかじめプログ
ラミングまたは事前選択されている。いわゆるフリップ
・チップ型の集積回路チップの場合、入力ボートは、チ
ップ表面に配置され、DIPワイヤ・ボンド型チップ技術
の場合に一般的であるようにチップの縁部にはないの
で、いわゆるチップ「フットプリント」上の各種入力ポ
ートのすべてに信号入力を供給するテスト装置を提供し
なければならない。
に製造されているかどうか、あるいはチップ内に欠陥や
故障がないかどうか判定するために、チップを１つ１つ
テストする必要がある。このため、チップ入力端子のす
べてに信号を印加することが必要になる。信号は、各信
号入力ポートを介してチップ内の各種デバイスのテスト
用のあるパターンを提供するように、あらかじめプログ
ラミングまたは事前選択されている。いわゆるフリップ
・チップ型の集積回路チップの場合、入力ボートは、チ
ップ表面に配置され、DIPワイヤ・ボンド型チップ技術
の場合に一般的であるようにチップの縁部にはないの
で、いわゆるチップ「フットプリント」上の各種入力ポ
ートのすべてに信号入力を供給するテスト装置を提供し
なければならない。
支持部材上に装置され、何らかのタイプの外部信号発生
機構及びプログラマを介して接続された各種タイプのプ
ローブを利用する装置が開発されている。このチップ・
テスト装置では、信号の外部ソースに接続されるワイヤ
を、回路板を介して配線し、必要な信号を供給するよう
に回路板をプローブと接触させることが必要である。チ
ップ自体は通常、動作中はいくつかの異なる信号レベル
を入力としてもつので、接地レベルの他に様々なレベル
の信号をチップのさまざまな入力ポートに供給すること
が必要である。この課題は、様々な信号レベルを受け取
り、次に受け取った様々な信号レベルをチップに供給す
るプリント回路板を提供することであり、しばしばプロ
ーブ空間変換とも呼ばれる。その際に、各信号レベル
は、所与のチップ上の適切な入力パッドに供給される。
現実には、あるチップに５種類以上もの異なる電圧レベ
ルが必要になることがあり、各電圧は、それを要求する
様々なパッドすべてに印加しなければならず、その他の
パッドに印加してはならない。
機構及びプログラマを介して接続された各種タイプのプ
ローブを利用する装置が開発されている。このチップ・
テスト装置では、信号の外部ソースに接続されるワイヤ
を、回路板を介して配線し、必要な信号を供給するよう
に回路板をプローブと接触させることが必要である。チ
ップ自体は通常、動作中はいくつかの異なる信号レベル
を入力としてもつので、接地レベルの他に様々なレベル
の信号をチップのさまざまな入力ポートに供給すること
が必要である。この課題は、様々な信号レベルを受け取
り、次に受け取った様々な信号レベルをチップに供給す
るプリント回路板を提供することであり、しばしばプロ
ーブ空間変換とも呼ばれる。その際に、各信号レベル
は、所与のチップ上の適切な入力パッドに供給される。
現実には、あるチップに５種類以上もの異なる電圧レベ
ルが必要になることがあり、各電圧は、それを要求する
様々なパッドすべてに印加しなければならず、その他の
パッドに印加してはならない。
空間変換に用いられるプリント回路板で遭遇する困難１
つは、電圧を外部信号ソースから正確に受け取り、希望
するチップ入力パッド位置に正確に印加することのでき
るプリント回路板設計及び製造技術を提供することであ
る。信号を受け取り、変換することのできる回路板設計
には、多数の異なるタイプのものがある。代表的な回路
板などは、米国特許第2816273号、第4311979号に開示さ
れている。米国特許第4027935号は、一般にブローブを
どのように使用すればテスト信号をディップに供給する
ことができるかを開示している。
つは、電圧を外部信号ソースから正確に受け取り、希望
するチップ入力パッド位置に正確に印加することのでき
るプリント回路板設計及び製造技術を提供することであ
る。信号を受け取り、変換することのできる回路板設計
には、多数の異なるタイプのものがある。代表的な回路
板などは、米国特許第2816273号、第4311979号に開示さ
れている。米国特許第4027935号は、一般にブローブを
どのように使用すればテスト信号をディップに供給する
ことができるかを開示している。
C.課題を解決するための手段 本発明によれば、半導体デバイス・テスト装置において
特に有用な多層プリント回路板が提供される。この回路
板は、各金属面が、１対の絶縁層の間にはさまれた、絶
縁体層と金属面が交互になった堆積構造（以下スタック
という）を含んでいる。金属面の各々は、前記金属面の
いずれかの面上にある絶縁体層の各々より全体的に小さ
い構成になっており、前記絶縁体層の少なくとも１つの
縁部まで延びる領域を特徴としている。前記金属面の各
々は、絶縁体層の縁部にまで延びる前記領域をもつが、
その領域の位置は周縁方向にみて他の金属面上の位置と
異なっている。前記金属面から垂直にスタックの最上段
絶縁層の表面へと、前記各領域の縁部から延びる導体が
設けられる。
特に有用な多層プリント回路板が提供される。この回路
板は、各金属面が、１対の絶縁層の間にはさまれた、絶
縁体層と金属面が交互になった堆積構造（以下スタック
という）を含んでいる。金属面の各々は、前記金属面の
いずれかの面上にある絶縁体層の各々より全体的に小さ
い構成になっており、前記絶縁体層の少なくとも１つの
縁部まで延びる領域を特徴としている。前記金属面の各
々は、絶縁体層の縁部にまで延びる前記領域をもつが、
その領域の位置は周縁方向にみて他の金属面上の位置と
異なっている。前記金属面から垂直にスタックの最上段
絶縁層の表面へと、前記各領域の縁部から延びる導体が
設けられる。
D.実施例 第１図、第２図及び第2A図には、本発明の空間変換を利
用したチップ・テスト装置10が示されている。テスト装
置10の回路と構成はかなり複雑でかつ詳細に示されてい
るが、それ自体は本発明に含まれないので、きわめて一
般的にのみ説明し、本発明の主題である空間変換とイン
ターフェースする部分のみを特に参照する。また、この
目的のために、図をわかりやすくするため、それ自体は
本発明に含まれない、回路の多く及びその他の設計の細
部は省略した。
用したチップ・テスト装置10が示されている。テスト装
置10の回路と構成はかなり複雑でかつ詳細に示されてい
るが、それ自体は本発明に含まれないので、きわめて一
般的にのみ説明し、本発明の主題である空間変換とイン
ターフェースする部分のみを特に参照する。また、この
目的のために、図をわかりやすくするため、それ自体は
本発明に含まれない、回路の多く及びその他の設計の細
部は省略した。
チップ・テスト装置10は、集積回路（IC）チップをテス
トするために利用される。ICの１つを第２図及び第2A図
の12に示した。テスト装置10は、環状支持リング14を含
み、リング14は空間変換ダイ16に取り付けられ、ダイ16
は支持用プリント回路カード17の内周縁部に取り付けら
れている。空間変換ダイ16は、その中心部分を通って延
びる電気コネクタ18を含み、コネクタ18はテストされる
チップ上のフットプリントのパターンで配置されてい
る。電気コネクタ18は、上側コンタクタ・ダイ19を介し
てハウジング・アセンブリ20とインターフェースし、ハ
ウジング・アセンブリ20はネジにより空間変換ダイ16に
取り付けられている。ハウジング・アセンブリ20は、支
持フレーム22を有し、支持フレームはビームの下側ダイ
24を支持する。ビームの下側ダイ24は、ビーム26に取り
付けられ、ビーム26は、ICチップ12の各種入力接続点と
接触するように位置決めされ配置されている。
トするために利用される。ICの１つを第２図及び第2A図
の12に示した。テスト装置10は、環状支持リング14を含
み、リング14は空間変換ダイ16に取り付けられ、ダイ16
は支持用プリント回路カード17の内周縁部に取り付けら
れている。空間変換ダイ16は、その中心部分を通って延
びる電気コネクタ18を含み、コネクタ18はテストされる
チップ上のフットプリントのパターンで配置されてい
る。電気コネクタ18は、上側コンタクタ・ダイ19を介し
てハウジング・アセンブリ20とインターフェースし、ハ
ウジング・アセンブリ20はネジにより空間変換ダイ16に
取り付けられている。ハウジング・アセンブリ20は、支
持フレーム22を有し、支持フレームはビームの下側ダイ
24を支持する。ビームの下側ダイ24は、ビーム26に取り
付けられ、ビーム26は、ICチップ12の各種入力接続点と
接触するように位置決めされ配置されている。
信号は、多層プリント回路板アセンブリ28から電気コネ
クタ18を介してビーム下側ダイ24に供給される。多層プ
リント回路板アセンブリ28は、ネジ29により空間変換ダ
イ16に取り付けられている。第３図ないし第５図を見る
とよくわかるように、アセンブリ28は、全体的に環状の
多層プリント回路板30を含み、内周面31、外周面32、絶
縁体33、及び接地プレート34を有し、それらすべてが重
ねスタックされている。絶縁体33は、接地プレート34か
ら多層回路板30を絶縁する働きをしている。
クタ18を介してビーム下側ダイ24に供給される。多層プ
リント回路板アセンブリ28は、ネジ29により空間変換ダ
イ16に取り付けられている。第３図ないし第５図を見る
とよくわかるように、アセンブリ28は、全体的に環状の
多層プリント回路板30を含み、内周面31、外周面32、絶
縁体33、及び接地プレート34を有し、それらすべてが重
ねスタックされている。絶縁体33は、接地プレート34か
ら多層回路板30を絶縁する働きをしている。
多層回路板30は、重ねて配置された絶縁体ディスク36の
多数の層から構成される。各絶縁体ディスク36の構造
を、第４図に展開図で示す。この実施例における多層プ
リント回路板30は、重ねた６層の絶縁体ディスク36から
なり、各層は、これから説明するように、その上にめっ
きされた導体の独特の形のパターンをもっている。ただ
し、各ディスク36は同一であり、各ディスク層にめっき
された導体のパターンのみが異なる。
多数の層から構成される。各絶縁体ディスク36の構造
を、第４図に展開図で示す。この実施例における多層プ
リント回路板30は、重ねた６層の絶縁体ディスク36から
なり、各層は、これから説明するように、その上にめっ
きされた導体の独特の形のパターンをもっている。ただ
し、各ディスク36は同一であり、各ディスク層にめっき
された導体のパターンのみが異なる。
各層にめっきされたパターンについては、多少詳しく説
明する。というのは、このめっきとそれによって構成さ
れる電気的接続が、本発明を構成するからである。
明する。というのは、このめっきとそれによって構成さ
れる電気的接続が、本発明を構成するからである。
各ディスク36は、外周上に等間隔に配置された５つのタ
ブ38a〜38eを有する。層１上では、42aに示すように、
導電性めっき40が、ディスクの中心及びタブ38a上に全
体的に付着され、導体の平面を定義するタブ38aの縁部
にまで延びている。層１のタブ38b、38c、38d、または3
8e上にはめっきはない。また、層１上の導電性めっき40
は、層１の内周縁部、即ちスタックの内周面31から離
れ、離れた２つの位置すなわち出張り44a及び44a′を除
いては層１の内周縁部、即ちスタックの内周面にまで延
びていない。このようにして、層１にめっきした導体金
属40は、タブ38a上のめっき42aを除いてすべての点で層
１の外周縁部、即ちスタックの外周面32から離れ、また
内周面にまで延びる出張り44a及び44a′を除いて、すべ
ての点で内周面31から離れた、連続的な経路をつくる。
ブ38a〜38eを有する。層１上では、42aに示すように、
導電性めっき40が、ディスクの中心及びタブ38a上に全
体的に付着され、導体の平面を定義するタブ38aの縁部
にまで延びている。層１のタブ38b、38c、38d、または3
8e上にはめっきはない。また、層１上の導電性めっき40
は、層１の内周縁部、即ちスタックの内周面31から離
れ、離れた２つの位置すなわち出張り44a及び44a′を除
いては層１の内周縁部、即ちスタックの内周面にまで延
びていない。このようにして、層１にめっきした導体金
属40は、タブ38a上のめっき42aを除いてすべての点で層
１の外周縁部、即ちスタックの外周面32から離れ、また
内周面にまで延びる出張り44a及び44a′を除いて、すべ
ての点で内周面31から離れた、連続的な経路をつくる。
層２では、導体金属40が、同様にディスク36にめっきさ
れているが、タブ38b上の外周縁部にまで延びる部分42b
をもつ。同様に、１対の内部出張り44b及び44b′があ
る。これらの出張り44b及び44b′は、層１上の出張り44
a及び44a′の位置から周縁方向にみて離れている。
れているが、タブ38b上の外周縁部にまで延びる部分42b
をもつ。同様に、１対の内部出張り44b及び44b′があ
る。これらの出張り44b及び44b′は、層１上の出張り44
a及び44a′の位置から周縁方向にみて離れている。
層３ないし層５のそれぞれにも、同様に導体のめっき40
があるが、タブ38c上では42c、タブ38d上では42d、タブ
38e上では42eにめっきされ、出張り44c及び44c′ないし
44e及び44e′は互いに等間隔で離れている。したがっ
て、層１ないし５をタブ38a、38b、38c、38d、38eが互
いに整列するように互いに重ねてスタックすると、誘電
体の各層40は、１つのタブの縁部にまで延びる導体層を
もち、各タブは、それぞれ他のタブと異なる。また、誘
電体の各層40は、２つの内部出張り44a及び44a′ないし
44e及び44e′を有し、これらの各内部出張り対は、他の
各層の縁部にまで延びる他の内部出張り対とは周縁方向
にみて互いに等間隔に配置される。
があるが、タブ38c上では42c、タブ38d上では42d、タブ
38e上では42eにめっきされ、出張り44c及び44c′ないし
44e及び44e′は互いに等間隔で離れている。したがっ
て、層１ないし５をタブ38a、38b、38c、38d、38eが互
いに整列するように互いに重ねてスタックすると、誘電
体の各層40は、１つのタブの縁部にまで延びる導体層を
もち、各タブは、それぞれ他のタブと異なる。また、誘
電体の各層40は、２つの内部出張り44a及び44a′ないし
44e及び44e′を有し、これらの各内部出張り対は、他の
各層の縁部にまで延びる他の内部出張り対とは周縁方向
にみて互いに等間隔に配置される。
最上層である層６は、層１ないし５とは異なる構成のめ
っきを有する。層６は、それぞれタブ38aないし38e上に
互いに電気的に絶縁された分離した導体パッド46aない
し46eを有する。また、層６の上面には、一連の分離し
た金属パッド47a及び47a′ないし47e及び47e′があり、
これらのパッド対はそれぞれ、層１ないし５の出張り44
a及び44a′ないし44e及び44e′と整列している。パッド
47a及び47a′ないし47e及び47e′は、層６の表面上に離
散して付着されており、互いに電気的に絶縁され、ディ
スクの内周面31へと延びている。導体層をめっきした６
枚の絶縁体ディスク36は、位置どり穴49によって互いに
正確に位置合せして方向を決め、重ねてスタックにして
形成されている。これは第３図及び第５図に示した構成
である。この構成では、外側ランド50aないし50eは、絶
縁体リングのタブ38aないし38eの外面上にめっきされて
いる。ランド50aないし50eは、それぞれ、層６の絶縁体
リング36の上面の周囲にある導体46aないし46eと電気的
に接触する。同様に、内側ランド52a及び52a′ないし52
e及び52e′は、内周面の内部パッド47a及び47a′ないし
47e及び47e′に対応する位置にめっきされている。
っきを有する。層６は、それぞれタブ38aないし38e上に
互いに電気的に絶縁された分離した導体パッド46aない
し46eを有する。また、層６の上面には、一連の分離し
た金属パッド47a及び47a′ないし47e及び47e′があり、
これらのパッド対はそれぞれ、層１ないし５の出張り44
a及び44a′ないし44e及び44e′と整列している。パッド
47a及び47a′ないし47e及び47e′は、層６の表面上に離
散して付着されており、互いに電気的に絶縁され、ディ
スクの内周面31へと延びている。導体層をめっきした６
枚の絶縁体ディスク36は、位置どり穴49によって互いに
正確に位置合せして方向を決め、重ねてスタックにして
形成されている。これは第３図及び第５図に示した構成
である。この構成では、外側ランド50aないし50eは、絶
縁体リングのタブ38aないし38eの外面上にめっきされて
いる。ランド50aないし50eは、それぞれ、層６の絶縁体
リング36の上面の周囲にある導体46aないし46eと電気的
に接触する。同様に、内側ランド52a及び52a′ないし52
e及び52e′は、内周面の内部パッド47a及び47a′ないし
47e及び47e′に対応する位置にめっきされている。
したがって、第３図及び第５図に示したこの構成では、
ランド50aは、各層上のタブ38aのすべてと接触している
が、このランド50aが接触する唯一つの導体40は、第１
層のタブ38aの外表面へと延びるものであり、層２、
３、４または５上の他のどの導体とも接触しない。同様
に、タブ38bの外表面上のランド50bは、層２のタブ38b
上の導体とのみ電気的に接触し、層３、４、５に関して
も同様である。
ランド50aは、各層上のタブ38aのすべてと接触している
が、このランド50aが接触する唯一つの導体40は、第１
層のタブ38aの外表面へと延びるものであり、層２、
３、４または５上の他のどの導体とも接触しない。同様
に、タブ38bの外表面上のランド50bは、層２のタブ38b
上の導体とのみ電気的に接触し、層３、４、５に関して
も同様である。
同様に、内側ランド52aはスタックの内周面の全長にわ
たって延びているが、層１上の出張り44aのみと接触
し、ランド52a′は層１上の出張り44a′のみと接触し、
どちらも他の層上の他のどの導体40とも電気的に接触し
ていない。ランド52b及び52b′ないしランド52e及び52
e′に関しても同様である。
たって延びているが、層１上の出張り44aのみと接触
し、ランド52a′は層１上の出張り44a′のみと接触し、
どちらも他の層上の他のどの導体40とも電気的に接触し
ていない。ランド52b及び52b′ないしランド52e及び52
e′に関しても同様である。
したがって、この構成では、パット46aに印加された電
圧は、ランド50a、層１上のめっき材42a、層１上の層44
aと44a′、ランド52aと52a′を介して、パッド47aと47
a′のみに伝えられる。パッド46bに印加された電圧は、
パッド47b及び47b′のみに伝えられ、以下同様である。
パッド47a及び47a′ないし47e及び47e′からの電圧は、
次に、回路（図示せず）を経て様々なビーム26に伝える
ことができる。このようにして、多層プリント回路板内
の各層上の導体面間で、スタック式構成体を貫くバイア
または開口部を設けずに、非常に好都合な相互接続を設
けることがてき、すべての接続はスタックの外部で行な
われる。こうすると、層間にバイアまたはドリルされた
相互接続を設けるによって生ずる多くの電気的問題がな
くなり、パッド46aないし46eに印加された電圧を、パッ
ド47a及び47a′における出力接続に変換するきわめて好
都合な方法をもたらす。この電圧は次にチップに供給さ
れる。絶縁体33及び接地プレート34は、それぞれスタッ
ク中の穴49と位置合せされる穴（番号なし）を有する。
パッド46aないし46eへの外部接続ならびに他の接続は、
第２図及び第2A図に概略的に示されている。コネクタ53
は信号接続用、コネクタ53aは電圧接続用、コネクタ53b
は接地接続用である。
圧は、ランド50a、層１上のめっき材42a、層１上の層44
aと44a′、ランド52aと52a′を介して、パッド47aと47
a′のみに伝えられる。パッド46bに印加された電圧は、
パッド47b及び47b′のみに伝えられ、以下同様である。
パッド47a及び47a′ないし47e及び47e′からの電圧は、
次に、回路（図示せず）を経て様々なビーム26に伝える
ことができる。このようにして、多層プリント回路板内
の各層上の導体面間で、スタック式構成体を貫くバイア
または開口部を設けずに、非常に好都合な相互接続を設
けることがてき、すべての接続はスタックの外部で行な
われる。こうすると、層間にバイアまたはドリルされた
相互接続を設けるによって生ずる多くの電気的問題がな
くなり、パッド46aないし46eに印加された電圧を、パッ
ド47a及び47a′における出力接続に変換するきわめて好
都合な方法をもたらす。この電圧は次にチップに供給さ
れる。絶縁体33及び接地プレート34は、それぞれスタッ
ク中の穴49と位置合せされる穴（番号なし）を有する。
パッド46aないし46eへの外部接続ならびに他の接続は、
第２図及び第2A図に概略的に示されている。コネクタ53
は信号接続用、コネクタ53aは電圧接続用、コネクタ53b
は接地接続用である。
プリント回路板アセンブリを実際に作成する際に、その
構造を形成するための好ましい技法は次の通りである。
図の構成の円形の外周面32、内周面31を有する各層のデ
ィスク36を形成する。必要なめっきを行ない、ディスク
をスタックして構造28を形成する。その後、内周面31と
外周面32を、ランド50aないし50e、52aないし52e、及び
52a′ないし52e′を形成する導体でめっきする。続い
て、これらのランドの完全な分離を確かなものにするた
めに、外周面をミリングして、隣り合うランド50aない
し50eの相互間に溝56を設ける。同様に、内周面をミリ
ングして、隣り合うランド52aないし52e及び52a′ない
し52e′の相互間に溝58を設ける。これによって、めっ
きがこれらの領域を満たしているかどうかに関係なくラ
ンドの電気的分離が確実になる。
構造を形成するための好ましい技法は次の通りである。
図の構成の円形の外周面32、内周面31を有する各層のデ
ィスク36を形成する。必要なめっきを行ない、ディスク
をスタックして構造28を形成する。その後、内周面31と
外周面32を、ランド50aないし50e、52aないし52e、及び
52a′ないし52e′を形成する導体でめっきする。続い
て、これらのランドの完全な分離を確かなものにするた
めに、外周面をミリングして、隣り合うランド50aない
し50eの相互間に溝56を設ける。同様に、内周面をミリ
ングして、隣り合うランド52aないし52e及び52a′ない
し52e′の相互間に溝58を設ける。これによって、めっ
きがこれらの領域を満たしているかどうかに関係なくラ
ンドの電気的分離が確実になる。
この構成を完成するため、上記の多層プリント回路板ア
センブリ28は、絶縁体33、及びチップの必要な接地を行
なう接地プレート34を含む。多層プリント回路板30と接
地プレート34の間の容量減結合を行なうために、一連の
コンデンサ60a、60b、60c、60d、60eを、それぞれパッ
ド46aないし46eの間にはさむ。接地プレート34は、第１
図に示してある。必要があれば、パッド47a及び47a′な
いし47e及び47e′と接地プレートの間に追加のコンデン
サを使用することができる。コンデンサ60の１つと接地
用プレート34の接続を第６図に示す。
センブリ28は、絶縁体33、及びチップの必要な接地を行
なう接地プレート34を含む。多層プリント回路板30と接
地プレート34の間の容量減結合を行なうために、一連の
コンデンサ60a、60b、60c、60d、60eを、それぞれパッ
ド46aないし46eの間にはさむ。接地プレート34は、第１
図に示してある。必要があれば、パッド47a及び47a′な
いし47e及び47e′と接地プレートの間に追加のコンデン
サを使用することができる。コンデンサ60の１つと接地
用プレート34の接続を第６図に示す。
本発明の１つの実施例を図示して説明したが、上記の特
許請求の範囲で定義した本発明の範囲から逸脱すること
なく、多くの適合化及び変更を行なうことができる。
許請求の範囲で定義した本発明の範囲から逸脱すること
なく、多くの適合化及び変更を行なうことができる。
E.発明の効果 本発明により、半導体デバイス・テスト装置において特
に有用な多層プリント回路板が提供される。
に有用な多層プリント回路板が提供される。
第１図は、本発明によるプローブ空間変換としてのプリ
ント回路板を組み込んだテスト装置の平面図である。 第２図は、ほぼ第１図の線２−２で指定される面に沿っ
て切断した断面図である。 第2A図は、第２図に示した装置の展開図である。 第３図は、第１図及び第２図の装置内で利用される空間
変換ユニットの展開図である。 第４図は、変換ユニット内で利用されるプリント回路板
の各層の展開図である。 第５図は、ほぼ第３図の線５−５で指定される面に沿っ
て切断した断面図である。 第６図は、接地プレートと回路板との間のコンデンサ接
続を示す詳細説明図である。 10……チップ・テスト装置、12……集積回路（IC）チッ
プ、14……環状支持リング、16……空間変換ダイ、17…
…支持用プリント、回路板、18……電気コネクタ、20…
…ハウジング・アセンブリ、22……支持フレーム、24…
…下側ダイ、26……ビーム、28……多層プリント回路板
アセンブリ、30……多層プリント回路板、31……内周
面、32……外周面、33……絶縁体、34……接地プレー
ト、36……誘電体ディスク、38……タブ、40……誘電体
層、42……導電性めっき、44……出張り、47……金属パ
ッド、50……外側ランド、52……内側ランド。
ント回路板を組み込んだテスト装置の平面図である。 第２図は、ほぼ第１図の線２−２で指定される面に沿っ
て切断した断面図である。 第2A図は、第２図に示した装置の展開図である。 第３図は、第１図及び第２図の装置内で利用される空間
変換ユニットの展開図である。 第４図は、変換ユニット内で利用されるプリント回路板
の各層の展開図である。 第５図は、ほぼ第３図の線５−５で指定される面に沿っ
て切断した断面図である。 第６図は、接地プレートと回路板との間のコンデンサ接
続を示す詳細説明図である。 10……チップ・テスト装置、12……集積回路（IC）チッ
プ、14……環状支持リング、16……空間変換ダイ、17…
…支持用プリント、回路板、18……電気コネクタ、20…
…ハウジング・アセンブリ、22……支持フレーム、24…
…下側ダイ、26……ビーム、28……多層プリント回路板
アセンブリ、30……多層プリント回路板、31……内周
面、32……外周面、33……絶縁体、34……接地プレー
ト、36……誘電体ディスク、38……タブ、40……誘電体
層、42……導電性めっき、44……出張り、47……金属パ
ッド、50……外側ランド、52……内側ランド。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−159051（ＪＰ，Ａ) 特開 昭63−108266（ＪＰ，Ａ) 実開 昭58−51436（ＪＰ，Ｕ) 実開 昭63−31520（ＪＰ，Ｕ) 実開 昭61−81131（ＪＰ，Ｕ) 実開 昭58−133952（ＪＰ，Ｕ) 実開 昭63−193877（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】テストのために外部信号を供給されるべき
半導体チップのテスト用の多層プリント回路板であっ
て、 縁部から全体的に離隔された導電体を片面に有する絶縁
板を複数枚堆積してなるスタックを含み、 前記導電体の各々は、その第１部分および第２部分が前
記絶縁板の縁部の互いに離隔した所定位置まで延びてお
り、少なくとも２つの前記絶縁板材相互間では前記絶縁
板の縁部まで延びている前記導電体の前記第１部分の前
記所定位置は前記スタックの周縁部の周方向に見て互い
に離隔しており、少なくとも２つの前記絶縁板相互間で
は前記絶縁板の縁部まで延びている前記導電体の前記第
２部分の前記所定位置は前記スタックの周縁部の周方向
に見て互いに離隔しており、 前記多層プリント回路板は更に、 前記スタックの周面に沿って、前記導電体の前記第１部
分が延びている位置毎に１つづつ設けられた複数の第１
の導電ランドと、 前記スタックの周面に沿って、前記導電体の前記第２部
分が延びている位置毎に１つづつ設けられた複数の第２
の導電ランドと、 を有する、多層プリント回路板。 - 【請求項２】テストのために外部信号を供給されるべき
半導体チップのテスト用の多層プリント回路板であっ
て、 全体的に環状で内周縁部および外周縁部を有し、前記内
周縁部および前記外周縁部から全体的に離隔された導電
体を片面に有する絶縁板を複数枚堆積してなるスタック
を含み、 前記導電体の各々は、その第１部分が前記外周縁部の所
定位置まで延びており、その第２部分が前記内周縁部の
所定位置まで延びており、少なくとも２つの前記絶縁板
相互間では前記外周縁部まで延びている前記導電体の前
記第１部分の前記所定位置は前記外周縁部の周方向に見
て互いに離隔しており、少なくとも２つの前記絶縁板相
互間では前記内周縁部まで延びている前記導電体の前記
第２部分の前記所定位置は前記内周縁部の周方向に見て
互いに離隔しており、 前記多層プリント回路板は更に、 前記スタックの外周面に沿って、前記導電体の前記第１
部分が延びている位置毎に１つづつ設けられた複数の第
１の導電ランドと、 前記スタックの内周面に沿って、前記導電体の前記第２
部分が延びている位置毎に１つづつ設けられた複数の第
２の導電ランドと、 を有する、多層プリント回路板。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US330293 | 1989-03-29 | ||
| US07/330,293 US4928061A (en) | 1989-03-29 | 1989-03-29 | Multi-layer printed circuit board |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02281794A JPH02281794A (ja) | 1990-11-19 |
| JPH0724336B2 true JPH0724336B2 (ja) | 1995-03-15 |
Family
ID=23289119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2068518A Expired - Lifetime JPH0724336B2 (ja) | 1989-03-29 | 1990-03-20 | 多層プリント回路板 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4928061A (ja) |
| EP (1) | EP0389865B1 (ja) |
| JP (1) | JPH0724336B2 (ja) |
| DE (1) | DE69020204T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5144228A (en) * | 1991-04-23 | 1992-09-01 | International Business Machines Corporation | Probe interface assembly |
| US5216361A (en) * | 1991-07-10 | 1993-06-01 | Schlumberger Technologies, Inc. | Modular board test system having wireless receiver |
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| US20020053734A1 (en) | 1993-11-16 | 2002-05-09 | Formfactor, Inc. | Probe card assembly and kit, and methods of making same |
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| US5642054A (en) * | 1995-08-08 | 1997-06-24 | Hughes Aircraft Company | Active circuit multi-port membrane probe for full wafer testing |
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| US6085962A (en) * | 1997-09-08 | 2000-07-11 | Micron Technology, Inc. | Wire bond monitoring system for layered packages |
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| DE102018132098A1 (de) | 2018-12-13 | 2020-06-18 | Thyssenkrupp Ag | Elektronische Leiterplatte |
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| US4183074A (en) * | 1977-04-16 | 1980-01-08 | Wallace Clarence L | Manufacture of multi-layered electrical assemblies |
| DE2830757A1 (de) * | 1978-07-13 | 1980-01-24 | Messwandler Bau Gmbh | Als lagenwicklung ausgebildete transformatorwicklung und verfahren zur herstellung einer derartigen lagenwicklung |
| US4288841A (en) * | 1979-09-20 | 1981-09-08 | Bell Telephone Laboratories, Incorporated | Double cavity semiconductor chip carrier |
| JPS57159051A (en) * | 1981-03-27 | 1982-10-01 | Hitachi Ltd | Semiconductor device |
| JPS5851436U (ja) * | 1981-10-01 | 1983-04-07 | 日本電気株式会社 | 可変容量形積層セラミツクコンデンサ |
| JPS58133952U (ja) * | 1982-03-03 | 1983-09-09 | ミツミ電機株式会社 | 基板構造 |
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| JPH023631Y2 (ja) * | 1984-12-28 | 1990-01-29 | ||
| US4628406A (en) * | 1985-05-20 | 1986-12-09 | Tektronix, Inc. | Method of packaging integrated circuit chips, and integrated circuit package |
| JPS6331520U (ja) * | 1986-08-15 | 1988-03-01 | ||
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| JPH067138B2 (ja) * | 1986-10-27 | 1994-01-26 | 東京エレクトロン株式会社 | プローブ装置 |
| JPS63193877U (ja) * | 1987-06-02 | 1988-12-14 |
-
1989
- 1989-03-29 US US07/330,293 patent/US4928061A/en not_active Expired - Fee Related
-
1990
- 1990-03-14 EP EP90104768A patent/EP0389865B1/en not_active Expired - Lifetime
- 1990-03-14 DE DE69020204T patent/DE69020204T2/de not_active Expired - Fee Related
- 1990-03-20 JP JP2068518A patent/JPH0724336B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69020204T2 (de) | 1996-02-15 |
| EP0389865A3 (en) | 1992-01-22 |
| DE69020204D1 (de) | 1995-07-27 |
| EP0389865B1 (en) | 1995-06-21 |
| EP0389865A2 (en) | 1990-10-03 |
| JPH02281794A (ja) | 1990-11-19 |
| US4928061A (en) | 1990-05-22 |
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