JPH0724336B2 - Multilayer printed circuit board - Google Patents
Multilayer printed circuit boardInfo
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- JPH0724336B2 JPH0724336B2 JP2068518A JP6851890A JPH0724336B2 JP H0724336 B2 JPH0724336 B2 JP H0724336B2 JP 2068518 A JP2068518 A JP 2068518A JP 6851890 A JP6851890 A JP 6851890A JP H0724336 B2 JPH0724336 B2 JP H0724336B2
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- printed circuit
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/117—Pads along the edge of rigid circuit boards, e.g. for pluggable connectors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、一般に対象物体に外部信号を供給するのに使
用する多層プリント回路板に関し、より具体的には、集
積回路チップのテスト用装置で使用するのに特に適した
多層回路板に関する。Description: A. INDUSTRIAL FIELD OF APPLICATION The present invention relates generally to multilayer printed circuit boards used to provide external signals to a target object, and more specifically, an apparatus for testing integrated circuit chips. Relates to a multilayer circuit board particularly suitable for use in.
B.従来の技術及びその課題 集積回路チップの製造後、チップが本体に欠陥なく満足
に製造されているかどうか、あるいはチップ内に欠陥や
故障がないかどうか判定するために、チップを１つ１つ
テストする必要がある。このため、チップ入力端子のす
べてに信号を印加することが必要になる。信号は、各信
号入力ポートを介してチップ内の各種デバイスのテスト
用のあるパターンを提供するように、あらかじめプログ
ラミングまたは事前選択されている。いわゆるフリップ
・チップ型の集積回路チップの場合、入力ボートは、チ
ップ表面に配置され、DIPワイヤ・ボンド型チップ技術
の場合に一般的であるようにチップの縁部にはないの
で、いわゆるチップ「フットプリント」上の各種入力ポ
ートのすべてに信号入力を供給するテスト装置を提供し
なければならない。B. Prior Art and Problems The integrated circuit chips are manufactured one by one in order to determine whether the chips are satisfactorily manufactured without defects in the main body or whether there are defects or failures in the chips. Need to test one. Therefore, it is necessary to apply a signal to all the chip input terminals. The signals are preprogrammed or preselected to provide a pattern for testing various devices within the chip via each signal input port. In the case of so-called flip-chip type integrated circuit chips, the input boat is located on the chip surface and not at the edges of the chip as is typical with DIP wire bond type chip technology, so the so-called chip " Test equipment must be provided that provides signal inputs to all of the various input ports on the footprint.
支持部材上に装置され、何らかのタイプの外部信号発生
機構及びプログラマを介して接続された各種タイプのプ
ローブを利用する装置が開発されている。このチップ・
テスト装置では、信号の外部ソースに接続されるワイヤ
を、回路板を介して配線し、必要な信号を供給するよう
に回路板をプローブと接触させることが必要である。チ
ップ自体は通常、動作中はいくつかの異なる信号レベル
を入力としてもつので、接地レベルの他に様々なレベル
の信号をチップのさまざまな入力ポートに供給すること
が必要である。この課題は、様々な信号レベルを受け取
り、次に受け取った様々な信号レベルをチップに供給す
るプリント回路板を提供することであり、しばしばプロ
ーブ空間変換とも呼ばれる。その際に、各信号レベル
は、所与のチップ上の適切な入力パッドに供給される。
現実には、あるチップに５種類以上もの異なる電圧レベ
ルが必要になることがあり、各電圧は、それを要求する
様々なパッドすべてに印加しなければならず、その他の
パッドに印加してはならない。Devices have been developed that utilize various types of probes mounted on a support member and connected through some type of external signal generator and programmer. This tip
In test equipment, it is necessary to route wires that connect to an external source of signals through the circuit board and bring the circuit board into contact with the probe to provide the required signal. Since the chip itself normally has several different signal levels as inputs during operation, it is necessary to provide various levels of signals to the various input ports of the chip in addition to the ground level. The challenge is to provide a printed circuit board that receives various signal levels and then supplies the various received signal levels to the chip, often referred to as probe space transformation. Each signal level is then applied to the appropriate input pad on a given chip.
In reality, a chip may require more than four different voltage levels, each voltage must be applied to all of the various pads that require it, and not the other pads. I won't.
空間変換に用いられるプリント回路板で遭遇する困難１
つは、電圧を外部信号ソースから正確に受け取り、希望
するチップ入力パッド位置に正確に印加することのでき
るプリント回路板設計及び製造技術を提供することであ
る。信号を受け取り、変換することのできる回路板設計
には、多数の異なるタイプのものがある。代表的な回路
板などは、米国特許第2816273号、第4311979号に開示さ
れている。米国特許第4027935号は、一般にブローブを
どのように使用すればテスト信号をディップに供給する
ことができるかを開示している。Difficulties encountered with printed circuit boards used for space transformation 1
One is to provide a printed circuit board design and manufacturing technique that can accurately receive a voltage from an external signal source and apply it exactly to the desired chip input pad location. There are many different types of circuit board designs that can receive and convert signals. Representative circuit boards and the like are disclosed in US Pat. Nos. 2,816,273 and 4311979. US Pat. No. 4,027,935 discloses generally how a probe can be used to provide a test signal to the dip.
C.課題を解決するための手段 本発明によれば、半導体デバイス・テスト装置において
特に有用な多層プリント回路板が提供される。この回路
板は、各金属面が、１対の絶縁層の間にはさまれた、絶
縁体層と金属面が交互になった堆積構造（以下スタック
という）を含んでいる。金属面の各々は、前記金属面の
いずれかの面上にある絶縁体層の各々より全体的に小さ
い構成になっており、前記絶縁体層の少なくとも１つの
縁部まで延びる領域を特徴としている。前記金属面の各
々は、絶縁体層の縁部にまで延びる前記領域をもつが、
その領域の位置は周縁方向にみて他の金属面上の位置と
異なっている。前記金属面から垂直にスタックの最上段
絶縁層の表面へと、前記各領域の縁部から延びる導体が
設けられる。C. Means for Solving the Problems According to the present invention, a multilayer printed circuit board that is particularly useful in a semiconductor device test apparatus is provided. The circuit board includes a deposited structure (hereinafter referred to as a stack) in which each metal surface is sandwiched between a pair of insulating layers and alternating between insulator layers and metal surfaces. Each of the metal surfaces is generally smaller than each of the insulator layers on either of the metal surfaces and features a region extending to at least one edge of the insulator layer. . Each of the metal surfaces has the region extending to the edge of the insulator layer,
The position of the region is different from the positions on other metal surfaces when viewed in the peripheral direction. A conductor extending vertically from the metal surface to the surface of the uppermost insulating layer of the stack is provided from the edge of each region.
D.実施例 第１図、第２図及び第2A図には、本発明の空間変換を利
用したチップ・テスト装置10が示されている。テスト装
置10の回路と構成はかなり複雑でかつ詳細に示されてい
るが、それ自体は本発明に含まれないので、きわめて一
般的にのみ説明し、本発明の主題である空間変換とイン
ターフェースする部分のみを特に参照する。また、この
目的のために、図をわかりやすくするため、それ自体は
本発明に含まれない、回路の多く及びその他の設計の細
部は省略した。D. Embodiment FIG. 1, FIG. 2 and FIG. 2A show a chip test apparatus 10 utilizing the space conversion of the present invention. Although the circuitry and construction of the test apparatus 10 has been shown to be quite complex and detailed, it is not included in the present invention per se, so it will only be described very generally and will interface with the spatial transformations that are the subject of the present invention. Particular reference will be made to only the part. Also, for this purpose, many of the circuits and other design details not themselves included in the invention have been omitted for clarity.
チップ・テスト装置10は、集積回路（IC）チップをテス
トするために利用される。ICの１つを第２図及び第2A図
の12に示した。テスト装置10は、環状支持リング14を含
み、リング14は空間変換ダイ16に取り付けられ、ダイ16
は支持用プリント回路カード17の内周縁部に取り付けら
れている。空間変換ダイ16は、その中心部分を通って延
びる電気コネクタ18を含み、コネクタ18はテストされる
チップ上のフットプリントのパターンで配置されてい
る。電気コネクタ18は、上側コンタクタ・ダイ19を介し
てハウジング・アセンブリ20とインターフェースし、ハ
ウジング・アセンブリ20はネジにより空間変換ダイ16に
取り付けられている。ハウジング・アセンブリ20は、支
持フレーム22を有し、支持フレームはビームの下側ダイ
24を支持する。ビームの下側ダイ24は、ビーム26に取り
付けられ、ビーム26は、ICチップ12の各種入力接続点と
接触するように位置決めされ配置されている。Chip test apparatus 10 is utilized to test integrated circuit (IC) chips. One of the ICs is shown at 12 in Figures 2 and 2A. The test apparatus 10 includes an annular support ring 14, which is attached to a space conversion die 16 and the die 16
Is attached to the inner peripheral edge of the supporting printed circuit card 17. The space conversion die 16 includes an electrical connector 18 extending through its central portion, the connector 18 arranged in a pattern of footprints on the chip to be tested. The electrical connector 18 interfaces with the housing assembly 20 via the upper contactor die 19, which is attached to the space conversion die 16 by screws. The housing assembly 20 has a support frame 22, which is the lower die of the beam.
Support 24. The lower die 24 of the beam is attached to the beam 26, which is positioned and placed in contact with the various input connection points of the IC chip 12.
信号は、多層プリント回路板アセンブリ28から電気コネ
クタ18を介してビーム下側ダイ24に供給される。多層プ
リント回路板アセンブリ28は、ネジ29により空間変換ダ
イ16に取り付けられている。第３図ないし第５図を見る
とよくわかるように、アセンブリ28は、全体的に環状の
多層プリント回路板30を含み、内周面31、外周面32、絶
縁体33、及び接地プレート34を有し、それらすべてが重
ねスタックされている。絶縁体33は、接地プレート34か
ら多層回路板30を絶縁する働きをしている。Signals are provided from the multilayer printed circuit board assembly 28 through the electrical connector 18 to the beam lower die 24. The multilayer printed circuit board assembly 28 is attached to the space conversion die 16 by screws 29. As best seen in FIGS. 3-5, the assembly 28 includes a generally annular multi-layer printed circuit board 30, which includes an inner peripheral surface 31, an outer peripheral surface 32, an insulator 33, and a ground plate 34. Have them all stacked and stacked. The insulator 33 serves to insulate the multilayer circuit board 30 from the ground plate 34.
多層回路板30は、重ねて配置された絶縁体ディスク36の
多数の層から構成される。各絶縁体ディスク36の構造
を、第４図に展開図で示す。この実施例における多層プ
リント回路板30は、重ねた６層の絶縁体ディスク36から
なり、各層は、これから説明するように、その上にめっ
きされた導体の独特の形のパターンをもっている。ただ
し、各ディスク36は同一であり、各ディスク層にめっき
された導体のパターンのみが異なる。The multi-layer circuit board 30 is composed of multiple layers of insulator disks 36 arranged one above the other. The structure of each insulator disk 36 is shown in an exploded view in FIG. The multilayer printed circuit board 30 in this embodiment comprises six layers of stacked insulator disks 36, each layer having a uniquely shaped pattern of conductors plated thereon, as will now be described. However, each disk 36 is the same, and only the pattern of conductors plated on each disk layer is different.
各層にめっきされたパターンについては、多少詳しく説
明する。というのは、このめっきとそれによって構成さ
れる電気的接続が、本発明を構成するからである。The pattern plated on each layer will be described in some detail. This is because the plating and the electrical connection formed by it constitute the present invention.
各ディスク36は、外周上に等間隔に配置された５つのタ
ブ38a〜38eを有する。層１上では、42aに示すように、
導電性めっき40が、ディスクの中心及びタブ38a上に全
体的に付着され、導体の平面を定義するタブ38aの縁部
にまで延びている。層１のタブ38b、38c、38d、または3
8e上にはめっきはない。また、層１上の導電性めっき40
は、層１の内周縁部、即ちスタックの内周面31から離
れ、離れた２つの位置すなわち出張り44a及び44a′を除
いては層１の内周縁部、即ちスタックの内周面にまで延
びていない。このようにして、層１にめっきした導体金
属40は、タブ38a上のめっき42aを除いてすべての点で層
１の外周縁部、即ちスタックの外周面32から離れ、また
内周面にまで延びる出張り44a及び44a′を除いて、すべ
ての点で内周面31から離れた、連続的な経路をつくる。Each disk 36 has five tabs 38a-38e evenly spaced on the outer circumference. On layer 1, as shown at 42a,
A conductive plating 40 is generally deposited on the center of the disk and on the tab 38a and extends to the edge of the tab 38a which defines the plane of the conductor. Layer 1 tabs 38b, 38c, 38d, or 3
There is no plating on 8e. Also, conductive plating 40 on layer 1
Is separated from the inner peripheral edge of the layer 1, that is, the inner peripheral surface 31 of the stack, and extends to the inner peripheral edge of the layer 1, that is, the inner peripheral surface of the stack except for two positions apart, that is, the protrusions 44a and 44a '. Not extended. In this way, the conductor metal 40 plated on the layer 1 is separated from the outer peripheral edge of the layer 1 at all points except the plating 42a on the tab 38a, that is, the outer peripheral surface 32 of the stack, and even to the inner peripheral surface. It creates a continuous path away from the inner peripheral surface 31 at all points except the extending ledges 44a and 44a '.
層２では、導体金属40が、同様にディスク36にめっきさ
れているが、タブ38b上の外周縁部にまで延びる部分42b
をもつ。同様に、１対の内部出張り44b及び44b′があ
る。これらの出張り44b及び44b′は、層１上の出張り44
a及び44a′の位置から周縁方向にみて離れている。In layer 2, a conductive metal 40 is similarly plated on the disk 36, but extends to the outer edge of the tab 38b at a portion 42b.
With. Similarly, there is a pair of internal ledges 44b and 44b '. These ledges 44b and 44b 'are ledges 44 on layer 1.
It is separated from the positions of a and 44a 'in the peripheral direction.
層３ないし層５のそれぞれにも、同様に導体のめっき40
があるが、タブ38c上では42c、タブ38d上では42d、タブ
38e上では42eにめっきされ、出張り44c及び44c′ないし
44e及び44e′は互いに等間隔で離れている。したがっ
て、層１ないし５をタブ38a、38b、38c、38d、38eが互
いに整列するように互いに重ねてスタックすると、誘電
体の各層40は、１つのタブの縁部にまで延びる導体層を
もち、各タブは、それぞれ他のタブと異なる。また、誘
電体の各層40は、２つの内部出張り44a及び44a′ないし
44e及び44e′を有し、これらの各内部出張り対は、他の
各層の縁部にまで延びる他の内部出張り対とは周縁方向
にみて互いに等間隔に配置される。Conductor plating on each of layers 3 to 5
, But 42c on tab 38c, 42d on tab 38d, tab
38e is plated to 42e and the ledges 44c and 44c 'or
44e and 44e 'are equidistant from each other. Thus, when layers 1-5 are stacked on top of each other such that tabs 38a, 38b, 38c, 38d, 38e are aligned with each other, each layer of dielectric 40 has a conductor layer extending to the edge of one tab, Each tab is different from the other tabs. Also, each layer of dielectric 40 has two internal ledges 44a and 44a 'or
44e and 44e ', each of these inner ledges being circumferentially equidistant from each other with respect to the other inner ledges extending to the edges of the other layers.
最上層である層６は、層１ないし５とは異なる構成のめ
っきを有する。層６は、それぞれタブ38aないし38e上に
互いに電気的に絶縁された分離した導体パッド46aない
し46eを有する。また、層６の上面には、一連の分離し
た金属パッド47a及び47a′ないし47e及び47e′があり、
これらのパッド対はそれぞれ、層１ないし５の出張り44
a及び44a′ないし44e及び44e′と整列している。パッド
47a及び47a′ないし47e及び47e′は、層６の表面上に離
散して付着されており、互いに電気的に絶縁され、ディ
スクの内周面31へと延びている。導体層をめっきした６
枚の絶縁体ディスク36は、位置どり穴49によって互いに
正確に位置合せして方向を決め、重ねてスタックにして
形成されている。これは第３図及び第５図に示した構成
である。この構成では、外側ランド50aないし50eは、絶
縁体リングのタブ38aないし38eの外面上にめっきされて
いる。ランド50aないし50eは、それぞれ、層６の絶縁体
リング36の上面の周囲にある導体46aないし46eと電気的
に接触する。同様に、内側ランド52a及び52a′ないし52
e及び52e′は、内周面の内部パッド47a及び47a′ないし
47e及び47e′に対応する位置にめっきされている。Layer 6, the top layer, has a different plating than layers 1-5. Layer 6 has separate conductor pads 46a-46e electrically isolated from each other on tabs 38a-38e, respectively. Also on the top surface of layer 6 is a series of discrete metal pads 47a and 47a 'through 47e and 47e',
Each of these pad pairs has a ledge 44 on layers 1-5.
a and 44a 'to 44e and 44e'. pad
47a and 47a 'or 47e and 47e' are discretely deposited on the surface of the layer 6, electrically insulated from each other and extend to the inner peripheral surface 31 of the disc. 6 plated conductor layer
The sheets of insulator discs 36 are formed into stacks by stacking them in precise alignment with one another by way of the locating holes 49 to orient and align. This is the configuration shown in FIGS. 3 and 5. In this configuration, outer lands 50a-50e are plated on the outer surface of insulator ring tabs 38a-38e. Lands 50a-50e make electrical contact with conductors 46a-46e, respectively, around the upper surface of insulator ring 36 of layer 6, respectively. Similarly, inner lands 52a and 52a 'through 52
e and 52e ′ are inner pads 47a and 47a ′ on the inner peripheral surface or
Plated at positions corresponding to 47e and 47e '.
したがって、第３図及び第５図に示したこの構成では、
ランド50aは、各層上のタブ38aのすべてと接触している
が、このランド50aが接触する唯一つの導体40は、第１
層のタブ38aの外表面へと延びるものであり、層２、
３、４または５上の他のどの導体とも接触しない。同様
に、タブ38bの外表面上のランド50bは、層２のタブ38b
上の導体とのみ電気的に接触し、層３、４、５に関して
も同様である。Therefore, in this configuration shown in FIGS. 3 and 5,
The land 50a contacts all of the tabs 38a on each layer, but the only conductor 40 that this land 50a contacts is the first
Extending to the outer surface of the layer tab 38a, the layer 2,
No contact with any other conductor on 3, 4 or 5. Similarly, the land 50b on the outer surface of the tab 38b has a tab 38b of layer 2
The same is true for layers 3, 4, and 5 only in electrical contact with the top conductor.
同様に、内側ランド52aはスタックの内周面の全長にわ
たって延びているが、層１上の出張り44aのみと接触
し、ランド52a′は層１上の出張り44a′のみと接触し、
どちらも他の層上の他のどの導体40とも電気的に接触し
ていない。ランド52b及び52b′ないしランド52e及び52
e′に関しても同様である。Similarly, the inner land 52a extends the entire length of the inner peripheral surface of the stack, but only contacts the ledge 44a on layer 1, and the land 52a 'contacts only the ledge 44a' on layer 1,
Neither is in electrical contact with any other conductor 40 on the other layer. Land 52b and 52b 'or Land 52e and 52
The same applies to e '.
したがって、この構成では、パット46aに印加された電
圧は、ランド50a、層１上のめっき材42a、層１上の層44
aと44a′、ランド52aと52a′を介して、パッド47aと47
a′のみに伝えられる。パッド46bに印加された電圧は、
パッド47b及び47b′のみに伝えられ、以下同様である。
パッド47a及び47a′ないし47e及び47e′からの電圧は、
次に、回路（図示せず）を経て様々なビーム26に伝える
ことができる。このようにして、多層プリント回路板内
の各層上の導体面間で、スタック式構成体を貫くバイア
または開口部を設けずに、非常に好都合な相互接続を設
けることがてき、すべての接続はスタックの外部で行な
われる。こうすると、層間にバイアまたはドリルされた
相互接続を設けるによって生ずる多くの電気的問題がな
くなり、パッド46aないし46eに印加された電圧を、パッ
ド47a及び47a′における出力接続に変換するきわめて好
都合な方法をもたらす。この電圧は次にチップに供給さ
れる。絶縁体33及び接地プレート34は、それぞれスタッ
ク中の穴49と位置合せされる穴（番号なし）を有する。
パッド46aないし46eへの外部接続ならびに他の接続は、
第２図及び第2A図に概略的に示されている。コネクタ53
は信号接続用、コネクタ53aは電圧接続用、コネクタ53b
は接地接続用である。Therefore, in this configuration, the voltage applied to the pad 46a is applied to the land 50a, the plated material 42a on the layer 1, and the layer 44 on the layer 1.
Pads 47a and 47a through a and 44a ′ and lands 52a and 52a ′.
It is transmitted only to a '. The voltage applied to pad 46b is
Only the pads 47b and 47b 'are transmitted, and so on.
The voltage from pads 47a and 47a 'through 47e and 47e' is
The various beams 26 can then be passed through a circuit (not shown). In this way, very convenient interconnects can be provided between the conductor planes on each layer in a multilayer printed circuit board, without vias or openings through the stacked structure, all connections being made. It is done outside the stack. This eliminates many of the electrical problems caused by providing vias or drilled interconnects between layers and is a very convenient way to convert the voltage applied to pads 46a-46e to the output connection at pads 47a and 47a '. Bring This voltage is then applied to the chip. Insulator 33 and ground plate 34 each have holes (not numbered) that align with holes 49 in the stack.
External and other connections to pads 46a-46e
It is shown schematically in FIGS. 2 and 2A. Connector 53
Is for signal connection, connector 53a is for voltage connection, connector 53b
Is for ground connection.
プリント回路板アセンブリを実際に作成する際に、その
構造を形成するための好ましい技法は次の通りである。
図の構成の円形の外周面32、内周面31を有する各層のデ
ィスク36を形成する。必要なめっきを行ない、ディスク
をスタックして構造28を形成する。その後、内周面31と
外周面32を、ランド50aないし50e、52aないし52e、及び
52a′ないし52e′を形成する導体でめっきする。続い
て、これらのランドの完全な分離を確かなものにするた
めに、外周面をミリングして、隣り合うランド50aない
し50eの相互間に溝56を設ける。同様に、内周面をミリ
ングして、隣り合うランド52aないし52e及び52a′ない
し52e′の相互間に溝58を設ける。これによって、めっ
きがこれらの領域を満たしているかどうかに関係なくラ
ンドの電気的分離が確実になる。In the actual making of a printed circuit board assembly, the preferred technique for forming the structure is as follows.
A disk 36 of each layer having a circular outer peripheral surface 32 and an inner peripheral surface 31 having the configuration shown in the figure is formed. The necessary plating is performed and the disks are stacked to form structure 28. Then, the inner peripheral surface 31 and the outer peripheral surface 32, the land 50a to 50e, 52a to 52e, and
Plate with conductors forming 52a 'through 52e'. Subsequently, in order to ensure the complete separation of these lands, the outer peripheral surface is milled to form grooves 56 between adjacent lands 50a to 50e. Similarly, the inner peripheral surface is milled to form a groove 58 between adjacent lands 52a to 52e and 52a 'to 52e'. This ensures electrical isolation of the lands regardless of whether the plating fills these areas.
この構成を完成するため、上記の多層プリント回路板ア
センブリ28は、絶縁体33、及びチップの必要な接地を行
なう接地プレート34を含む。多層プリント回路板30と接
地プレート34の間の容量減結合を行なうために、一連の
コンデンサ60a、60b、60c、60d、60eを、それぞれパッ
ド46aないし46eの間にはさむ。接地プレート34は、第１
図に示してある。必要があれば、パッド47a及び47a′な
いし47e及び47e′と接地プレートの間に追加のコンデン
サを使用することができる。コンデンサ60の１つと接地
用プレート34の接続を第６図に示す。To complete this construction, the multilayer printed circuit board assembly 28 described above includes an insulator 33 and a ground plate 34 which provides the necessary grounding of the chip. A series of capacitors 60a, 60b, 60c, 60d, 60e are sandwiched between pads 46a-46e, respectively, to provide capacitive decoupling between multilayer printed circuit board 30 and ground plate 34. The ground plate 34 is the first
It is shown in the figure. If desired, an additional capacitor can be used between pads 47a and 47a 'or 47e and 47e' and the ground plate. The connection between one of the capacitors 60 and the ground plate 34 is shown in FIG.
本発明の１つの実施例を図示して説明したが、上記の特
許請求の範囲で定義した本発明の範囲から逸脱すること
なく、多くの適合化及び変更を行なうことができる。While one embodiment of the present invention has been shown and described, many adaptations and modifications can be made without departing from the scope of the invention as defined in the appended claims.
E.発明の効果 本発明により、半導体デバイス・テスト装置において特
に有用な多層プリント回路板が提供される。E. Effect of the Invention The present invention provides a multilayer printed circuit board that is particularly useful in semiconductor device test equipment.
第１図は、本発明によるプローブ空間変換としてのプリ
ント回路板を組み込んだテスト装置の平面図である。 第２図は、ほぼ第１図の線２−２で指定される面に沿っ
て切断した断面図である。 第2A図は、第２図に示した装置の展開図である。 第３図は、第１図及び第２図の装置内で利用される空間
変換ユニットの展開図である。 第４図は、変換ユニット内で利用されるプリント回路板
の各層の展開図である。 第５図は、ほぼ第３図の線５−５で指定される面に沿っ
て切断した断面図である。 第６図は、接地プレートと回路板との間のコンデンサ接
続を示す詳細説明図である。 10……チップ・テスト装置、12……集積回路（IC）チッ
プ、14……環状支持リング、16……空間変換ダイ、17…
…支持用プリント、回路板、18……電気コネクタ、20…
…ハウジング・アセンブリ、22……支持フレーム、24…
…下側ダイ、26……ビーム、28……多層プリント回路板
アセンブリ、30……多層プリント回路板、31……内周
面、32……外周面、33……絶縁体、34……接地プレー
ト、36……誘電体ディスク、38……タブ、40……誘電体
層、42……導電性めっき、44……出張り、47……金属パ
ッド、50……外側ランド、52……内側ランド。FIG. 1 is a plan view of a test apparatus incorporating a printed circuit board as probe space conversion according to the present invention. 2 is a cross-sectional view taken substantially along the plane designated by line 2-2 in FIG. FIG. 2A is a development view of the apparatus shown in FIG. FIG. 3 is a development view of the space conversion unit used in the apparatus of FIGS. 1 and 2. FIG. 4 is a development view of each layer of the printed circuit board used in the conversion unit. FIG. 5 is a cross-sectional view taken substantially along the plane designated by line 5-5 in FIG. FIG. 6 is a detailed explanatory view showing a capacitor connection between the ground plate and the circuit board. 10 …… Chip test equipment, 12 …… Integrated circuit (IC) chip, 14 …… Circular support ring, 16 …… Space conversion die, 17…
… Supporting prints, circuit boards, 18… electrical connectors, 20…
… Housing assembly, 22… Support frame, 24…
… Lower die, 26 …… Beam, 28 …… Multilayer printed circuit board assembly, 30 …… Multilayer printed circuit board, 31 …… Inner peripheral surface, 32 …… Outer peripheral surface, 33 …… Insulator, 34 …… Grounding Plate, 36 ... Dielectric disk, 38 ... Tab, 40 ... Dielectric layer, 42 ... Conductive plating, 44 ... Projection, 47 ... Metal pad, 50 ... Outside land, 52 ... Inside land.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−159051（ＪＰ，Ａ) 特開 昭63−108266（ＪＰ，Ａ) 実開 昭58−51436（ＪＰ，Ｕ) 実開 昭63−31520（ＪＰ，Ｕ) 実開 昭61−81131（ＪＰ，Ｕ) 実開 昭58−133952（ＪＰ，Ｕ) 実開 昭63−193877（ＪＰ，Ｕ) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-57-159051 (JP, A) JP-A-63-108266 (JP, A) Actual opening 58-51436 (JP, U) Actual opening Sho-63- 31520 (JP, U) Actually open 61-81131 (JP, U) Actually open 58-133952 (JP, U) Actually open 63-193877 (JP, U)
Claims (2)
半導体チップのテスト用の多層プリント回路板であっ
て、 縁部から全体的に離隔された導電体を片面に有する絶縁
板を複数枚堆積してなるスタックを含み、 前記導電体の各々は、その第１部分および第２部分が前
記絶縁板の縁部の互いに離隔した所定位置まで延びてお
り、少なくとも２つの前記絶縁板材相互間では前記絶縁
板の縁部まで延びている前記導電体の前記第１部分の前
記所定位置は前記スタックの周縁部の周方向に見て互い
に離隔しており、少なくとも２つの前記絶縁板相互間で
は前記絶縁板の縁部まで延びている前記導電体の前記第
２部分の前記所定位置は前記スタックの周縁部の周方向
に見て互いに離隔しており、 前記多層プリント回路板は更に、 前記スタックの周面に沿って、前記導電体の前記第１部
分が延びている位置毎に１つづつ設けられた複数の第１
の導電ランドと、 前記スタックの周面に沿って、前記導電体の前記第２部
分が延びている位置毎に１つづつ設けられた複数の第２
の導電ランドと、 を有する、多層プリント回路板。1. A multi-layer printed circuit board for testing a semiconductor chip to which an external signal is to be supplied for testing, comprising a plurality of insulating plates each having a conductor, which is generally separated from an edge, on one surface. Each of the conductors has a first portion and a second portion extending to predetermined positions on an edge of the insulating plate, which are spaced apart from each other, and at least between the two insulating plate members. The predetermined positions of the first portion of the conductor extending to the edge of the insulating plate are separated from each other when viewed in the circumferential direction of the peripheral portion of the stack, and the at least two insulating plates are separated from each other. The predetermined positions of the second portion of the conductor extending to the edge of the insulating plate are separated from each other when viewed in the circumferential direction of the peripheral edge of the stack, and the multilayer printed circuit board further includes: Circumference A plurality of first conductors, one for each position along which the first portion of the conductor extends.
Conductive lands, and a plurality of second lands, one along the circumference of the stack, one for each position where the second portion of the conductor extends.
A conductive printed circuit board having conductive lands.
半導体チップのテスト用の多層プリント回路板であっ
て、 全体的に環状で内周縁部および外周縁部を有し、前記内
周縁部および前記外周縁部から全体的に離隔された導電
体を片面に有する絶縁板を複数枚堆積してなるスタック
を含み、 前記導電体の各々は、その第１部分が前記外周縁部の所
定位置まで延びており、その第２部分が前記内周縁部の
所定位置まで延びており、少なくとも２つの前記絶縁板
相互間では前記外周縁部まで延びている前記導電体の前
記第１部分の前記所定位置は前記外周縁部の周方向に見
て互いに離隔しており、少なくとも２つの前記絶縁板相
互間では前記内周縁部まで延びている前記導電体の前記
第２部分の前記所定位置は前記内周縁部の周方向に見て
互いに離隔しており、 前記多層プリント回路板は更に、 前記スタックの外周面に沿って、前記導電体の前記第１
部分が延びている位置毎に１つづつ設けられた複数の第
１の導電ランドと、 前記スタックの内周面に沿って、前記導電体の前記第２
部分が延びている位置毎に１つづつ設けられた複数の第
２の導電ランドと、 を有する、多層プリント回路板。2. A multi-layer printed circuit board for testing a semiconductor chip to which an external signal is to be supplied for testing, the circuit board having an inner peripheral edge portion and an outer peripheral edge portion that are generally annular. And a stack formed by depositing a plurality of insulating plates each having a conductor, which is separated from the outer peripheral edge portion, on one surface thereof, and each of the conductors has a first portion at a predetermined position of the outer peripheral edge portion. The second portion of the conductor extends to a predetermined position of the inner peripheral edge portion and extends to the outer peripheral edge portion between at least two insulating plates. The positions are separated from each other when viewed in the circumferential direction of the outer peripheral edge portion, and the predetermined position of the second portion of the conductor that extends to the inner peripheral edge portion between at least two insulating plates is the inner portion. When viewed in the circumferential direction of the peripheral part, Spaced and, the multilayer printed circuit board further along the outer peripheral surface of the stack, the first of said conductor
A plurality of first conductive lands, one for each position where the portion extends, and the second of the conductor along the inner peripheral surface of the stack.
A plurality of second conductive lands, one for each position where the portion extends, and a multilayer printed circuit board.
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