JPH07221749A - 直並列変換装置 - Google Patents
直並列変換装置Info
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- JPH07221749A JPH07221749A JP6007999A JP799994A JPH07221749A JP H07221749 A JPH07221749 A JP H07221749A JP 6007999 A JP6007999 A JP 6007999A JP 799994 A JP799994 A JP 799994A JP H07221749 A JPH07221749 A JP H07221749A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
Abstract
(57)【要約】
【目的】 直並列変換後の低ビットレートで同期検出す
ることによって、コストおよび消費電力を低減する回路
を得る。 【構成】 高速のシリアル信号を、直並列変換してｎｂ
ｉｔのパラレル信号に変換しラッチし、ラッチ後のパラ
レル信号から同期検出し、その同期検出の有無の結果を
もとに、上記ラッチのタイミングを制御し、同期検出し
ていない場合は、ラッチタイミングをシリアル信号の１
ｂｉｔ分のクロック幅で拡大または縮小して同期の位相
を変化させる動作を、同期検出するまで繰り返すもので
ある。
ることによって、コストおよび消費電力を低減する回路
を得る。 【構成】 高速のシリアル信号を、直並列変換してｎｂ
ｉｔのパラレル信号に変換しラッチし、ラッチ後のパラ
レル信号から同期検出し、その同期検出の有無の結果を
もとに、上記ラッチのタイミングを制御し、同期検出し
ていない場合は、ラッチタイミングをシリアル信号の１
ｂｉｔ分のクロック幅で拡大または縮小して同期の位相
を変化させる動作を、同期検出するまで繰り返すもので
ある。
Description
【０００１】
【産業上の利用分野】本発明は、シリアルデータ信号を
パラレルデータ信号に変換し、変換後のパラレルデータ
信号がワード同期するための同期検出手段を併せもつ直
並列変換装置に関するものである。
パラレルデータ信号に変換し、変換後のパラレルデータ
信号がワード同期するための同期検出手段を併せもつ直
並列変換装置に関するものである。
【０００２】
【従来の技術】近年光ファイバケーブルの実用化および
利用技術の進歩に伴い、ＨＤＴＶビデオ信号伝送等に対
応可能な１Ｇ（ギガ）bpsを超える超高速ディジタル伝
送が実現している。このような光ファイバを用いてディ
ジタル伝送を行なうには、一般に、８〜１０bitに量子
化されたパラレルデータ信号をシリアルデータ信号に変
換して伝送し、受信側で受信したシリアルデータ信号を
もとのパラレルデータ信号に復元している。
利用技術の進歩に伴い、ＨＤＴＶビデオ信号伝送等に対
応可能な１Ｇ（ギガ）bpsを超える超高速ディジタル伝
送が実現している。このような光ファイバを用いてディ
ジタル伝送を行なうには、一般に、８〜１０bitに量子
化されたパラレルデータ信号をシリアルデータ信号に変
換して伝送し、受信側で受信したシリアルデータ信号を
もとのパラレルデータ信号に復元している。
【０００３】従来技術でのシリアル−パラレル変換（直
並列変換）装置の一例として、実用化されている直並列
変換装置の機能ブロック図を図２に示し、以下この動作
を説明する。なお、１ワードが１０bitであるとして説
明する。
並列変換）装置の一例として、実用化されている直並列
変換装置の機能ブロック図を図２に示し、以下この動作
を説明する。なお、１ワードが１０bitであるとして説
明する。
【０００４】図２において、１はシリアルデータ信号、
２はシリアルデータ信号１のビットタイミングを表すシ
リアルクロック信号で、送信側（図示せず）から送信さ
れ、シフトレジスタ回路１６に入力する。また、シリア
ルクロック信号２は、１/１０分周カウンタ２１にも入
力している。
２はシリアルデータ信号１のビットタイミングを表すシ
リアルクロック信号で、送信側（図示せず）から送信さ
れ、シフトレジスタ回路１６に入力する。また、シリア
ルクロック信号２は、１/１０分周カウンタ２１にも入
力している。
【０００５】シリアルデータ信号１の中には、例えば、
３ワードの３ＦＦＨ（１６進表記、以下同じ）、０００
Ｈ、０００Ｈのように、オール１とオール０の組み合わ
せからなる連続した３ワードの同期コードが付加されて
いる。なお、シリアルデータ信号１のデータ部分（同期
コード以外の部分）には、ワード単位にオール１または
オール０となる信号が出現しないように、あらかじめ送
信側に禁止手段が設けられている。
３ワードの３ＦＦＨ（１６進表記、以下同じ）、０００
Ｈ、０００Ｈのように、オール１とオール０の組み合わ
せからなる連続した３ワードの同期コードが付加されて
いる。なお、シリアルデータ信号１のデータ部分（同期
コード以外の部分）には、ワード単位にオール１または
オール０となる信号が出現しないように、あらかじめ送
信側に禁止手段が設けられている。
【０００６】３×１０bitのシフトレジスタ回路１６
は、シリアルクロック信号２の１クロックごとに、入力
されたシリアルデータ信号１をシフトして出力し、３ワ
ード分の長さのパラレルデータ信号１７-1〜１７-３０
を出力する。３ワード分の長さのパラレルデータ信号１
７-１〜１７-３０は同期検出回路１８に入力するととも
に、その内１ワード分のパラレルデータ信号１７-２１
〜１７-３０は１０bitのラッチ回路１９に入力する。
は、シリアルクロック信号２の１クロックごとに、入力
されたシリアルデータ信号１をシフトして出力し、３ワ
ード分の長さのパラレルデータ信号１７-1〜１７-３０
を出力する。３ワード分の長さのパラレルデータ信号１
７-１〜１７-３０は同期検出回路１８に入力するととも
に、その内１ワード分のパラレルデータ信号１７-２１
〜１７-３０は１０bitのラッチ回路１９に入力する。
【０００７】同期検出回路１８では、入力したパラレル
データ信号１７-１〜１７-３０が、送信側でシリアルデ
ータ信号１に付加された３ワードの同期コードと同じか
否かを検出する。検出の結果、入力したパラレルデータ
信号１７-１〜１７-３０が３ワードの同期コードと同じ
になることを検出した場合は、同期検出回路１８は、リ
セット信号１５を１/１０分周カウンタ２１へ出力し、
１/１０分周カウンタ２１をリセットする。
データ信号１７-１〜１７-３０が、送信側でシリアルデ
ータ信号１に付加された３ワードの同期コードと同じか
否かを検出する。検出の結果、入力したパラレルデータ
信号１７-１〜１７-３０が３ワードの同期コードと同じ
になることを検出した場合は、同期検出回路１８は、リ
セット信号１５を１/１０分周カウンタ２１へ出力し、
１/１０分周カウンタ２１をリセットする。
【０００８】１/１０分周カウンタ２１は、入力される
シリアルクロック信号２をカウントして、１０bit分の
タイミングをカウントしたらパラレルクロック信号１４
を出力し、再度１０bit分のタイミングのカウントを開
始する。１/１０分周カウンタ２１は、リセット信号１
５が入力されない場合は、この動作を繰返し行う。リセ
ット信号１５が入力された場合には、カウントアップ中
の動作を一旦中止し、その時点から１０bit分のタイミ
ングのカウントを開始しなおす。
シリアルクロック信号２をカウントして、１０bit分の
タイミングをカウントしたらパラレルクロック信号１４
を出力し、再度１０bit分のタイミングのカウントを開
始する。１/１０分周カウンタ２１は、リセット信号１
５が入力されない場合は、この動作を繰返し行う。リセ
ット信号１５が入力された場合には、カウントアップ中
の動作を一旦中止し、その時点から１０bit分のタイミ
ングのカウントを開始しなおす。
【０００９】１０bitのラッチ回路１９では、１/１０分
周カウンタ２１からのパラレルクロック信号１４を入力
し、そのトリガで、シフトレジスタ回路１６からのパラ
レルデータ信号１７-２１〜１７-３０をラッチし、ラッ
チ後の１０bitパラレルデータ信号２０-1〜２０-１０を
後段（図示せず）に出力する。
周カウンタ２１からのパラレルクロック信号１４を入力
し、そのトリガで、シフトレジスタ回路１６からのパラ
レルデータ信号１７-２１〜１７-３０をラッチし、ラッ
チ後の１０bitパラレルデータ信号２０-1〜２０-１０を
後段（図示せず）に出力する。
【００１０】以上の動作の結果、同期検出回路１８が同
期検出する前は、１/１０分周カウンタ２１はリセット
動作せず、そのため、受信したデータのワードの境界と
は無関係にパラレルクロック信号１４を出力するので、
ラッチ回路１９はシフトレジスタ７の出力をワードごと
にラッチしない。その後、同期検出回路１８が同期検出
すると、１/１０分周カウンタ２１のカウント動作がリ
セットされた時点から、そのカウント動作によるパラレ
ルクロック信号１４の出力が、受信したデータのシフト
状態とワードごとに一致するので、ラッチ回路１９は、
パラレルデータ信号１７-２１〜１７-３０をワード単位
にラッチすることができる。
期検出する前は、１/１０分周カウンタ２１はリセット
動作せず、そのため、受信したデータのワードの境界と
は無関係にパラレルクロック信号１４を出力するので、
ラッチ回路１９はシフトレジスタ７の出力をワードごと
にラッチしない。その後、同期検出回路１８が同期検出
すると、１/１０分周カウンタ２１のカウント動作がリ
セットされた時点から、そのカウント動作によるパラレ
ルクロック信号１４の出力が、受信したデータのシフト
状態とワードごとに一致するので、ラッチ回路１９は、
パラレルデータ信号１７-２１〜１７-３０をワード単位
にラッチすることができる。
【００１１】
【発明が解決しようとする課題】しかしながら、直並列
変換装置に入力するシリアルデータ信号の伝送レートが
高くなれば高くなるほど、本装置のシリアルデータ信号
およびシリアルデータ信号を処理する回路は、より高速
動作が要求される回路素子を用いることになるが、一般
に回路素子の性能向上にともない、回路素子機能当りの
消費電力およびコストも増大する。そのため、前記従来
の技術の直並列変換装置では、超高速動作となる同期検
出回路やシフトレジスタ回路等が、各々同期ワードのビ
ット数分の段数を必要とするため、コスト、消費電力の
面で問題があった。
変換装置に入力するシリアルデータ信号の伝送レートが
高くなれば高くなるほど、本装置のシリアルデータ信号
およびシリアルデータ信号を処理する回路は、より高速
動作が要求される回路素子を用いることになるが、一般
に回路素子の性能向上にともない、回路素子機能当りの
消費電力およびコストも増大する。そのため、前記従来
の技術の直並列変換装置では、超高速動作となる同期検
出回路やシフトレジスタ回路等が、各々同期ワードのビ
ット数分の段数を必要とするため、コスト、消費電力の
面で問題があった。
【００１２】本発明の目的は、直並列変換装置におい
て、超高速で動作する回路を必要最低限に抑え、コス
ト、消費電力を極力低減し、上記回路の段数を低減する
ことにある。
て、超高速で動作する回路を必要最低限に抑え、コス
ト、消費電力を極力低減し、上記回路の段数を低減する
ことにある。
【００１３】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、直並列変換装置に入力するシリアルデー
タ信号を１ワード分のビット数でパラレルデータ信号に
変換する手段と、そのパラレルデータ信号をラッチする
手段と、ラッチされたパラレルデータ信号から複数ワー
ドからなる同期コードを１ワードごとに検出し、その同
期コード検出結果によって上記ラッチ手段のタイミング
を制御する信号を出力する手段とからなる。
達成するため、直並列変換装置に入力するシリアルデー
タ信号を１ワード分のビット数でパラレルデータ信号に
変換する手段と、そのパラレルデータ信号をラッチする
手段と、ラッチされたパラレルデータ信号から複数ワー
ドからなる同期コードを１ワードごとに検出し、その同
期コード検出結果によって上記ラッチ手段のタイミング
を制御する信号を出力する手段とからなる。
【００１４】
【作用】本発明は、シリアルデータ信号を１ワードごと
に直並列変換し、ラッチしたパラレルデータ信号を同期
検出回路に入力して、１ワードごとに同期コードを検出
し、検出信号をフィードバックして直並列変換の同期を
とるので、同期検出回路やシフトレジスタ回路の段数が
１ワード分のビット数ですむため、コストや消費電力を
低減できる。
に直並列変換し、ラッチしたパラレルデータ信号を同期
検出回路に入力して、１ワードごとに同期コードを検出
し、検出信号をフィードバックして直並列変換の同期を
とるので、同期検出回路やシフトレジスタ回路の段数が
１ワード分のビット数ですむため、コストや消費電力を
低減できる。
【００１５】
【実施例】以下本発明の動作を図を用いて詳しく説明す
る。なお、以下の説明では直並列変換後のパラレル信号
出力が１０bitであるケースを例にとる。図１は本発明
の一実施例のブロック図、図３は本実施例における動作
タイミングを説明する図で、図３の（ａ）は同期検出パ
ルス信号８が、例えば、１Ｈ（水平走査期間）の周期で
毎回検出された場合の波形図を表している。
る。なお、以下の説明では直並列変換後のパラレル信号
出力が１０bitであるケースを例にとる。図１は本発明
の一実施例のブロック図、図３は本実施例における動作
タイミングを説明する図で、図３の（ａ）は同期検出パ
ルス信号８が、例えば、１Ｈ（水平走査期間）の周期で
毎回検出された場合の波形図を表している。
【００１６】図１において、１はシリアルデータ信号、
２はシリアルデータ信号１のビットタイミングを表すシ
リアルクロック信号で、これら二つの信号は送信側（図
示せず）から送信され、シフトレジスタ回路３に入力す
る。また、シリアルクロック信号２は、１/１０分周カ
ウンタ１３へも入力している。シリアルデータ信号１の
中には、例えば、３ＦＦＨ、０００Ｈ、０００Ｈのよう
に、オール１とオール０の組み合わせからなる連続した
３ワードの同期コードが付加されている。なお、シリア
ルデータ信号１のデータ部分（同期コード以外の部分）
には、ワード単位にオール１またはオール０となる信号
が出現しないよう、あらかじめ送信側に禁止手段が設け
られている。
２はシリアルデータ信号１のビットタイミングを表すシ
リアルクロック信号で、これら二つの信号は送信側（図
示せず）から送信され、シフトレジスタ回路３に入力す
る。また、シリアルクロック信号２は、１/１０分周カ
ウンタ１３へも入力している。シリアルデータ信号１の
中には、例えば、３ＦＦＨ、０００Ｈ、０００Ｈのよう
に、オール１とオール０の組み合わせからなる連続した
３ワードの同期コードが付加されている。なお、シリア
ルデータ信号１のデータ部分（同期コード以外の部分）
には、ワード単位にオール１またはオール０となる信号
が出現しないよう、あらかじめ送信側に禁止手段が設け
られている。
【００１７】シフトレジスタ回路３は、入力されるシリ
アルクロック信号２のビットタイミングで、入力される
シリアルデータ信号１をシフトし、１ワード分のパラレ
ルデータ信号４-1〜４-１０を出力する。１ワード分の
パラレルデータ信号４-１〜４-１０は１０bitの段数の
ラッチ回路５に入力する。
アルクロック信号２のビットタイミングで、入力される
シリアルデータ信号１をシフトし、１ワード分のパラレ
ルデータ信号４-1〜４-１０を出力する。１ワード分の
パラレルデータ信号４-１〜４-１０は１０bitの段数の
ラッチ回路５に入力する。
【００１８】ラッチ回路５では、１/１０分周カウンタ
１３からのパラレルクロック信号１４を入力し、そのト
リガで、シフトレジスタ回路３からのパラレルデータ信
号４-１〜４-１０をラッチし、ラッチ後の１０bitパラ
レルデータ信号６-１〜６-１０を後段（図示せず）に出
力するとともに同期検出回路７に出力する。
１３からのパラレルクロック信号１４を入力し、そのト
リガで、シフトレジスタ回路３からのパラレルデータ信
号４-１〜４-１０をラッチし、ラッチ後の１０bitパラ
レルデータ信号６-１〜６-１０を後段（図示せず）に出
力するとともに同期検出回路７に出力する。
【００１９】同期検出回路７では、入力したパラレルデ
ータ信号６-１〜６-１０が、送信側でシリアルデータ信
号１に付加された３ワードの同期コードと同じか否かを
１ワードずつ検出し、例えば連続して３ワードの３ＦＦ
Ｈ、０００Ｈ、０００Ｈが検出されれば、図３に示すよ
うな同期検出パルス信号８を出力する。なお、同期検出
パルス信号８のパルス波形は、連続して３ワードの３Ｆ
ＦＨ、０００Ｈ、０００Ｈが検出されるたびに出力され
るので、同期検出回路７が、送信側において所定の間隔
（図３の１Ｈに相当する間隔）でシリアルデータ信号１
に付加された同期コードを毎回検出した場合は、同期検
出パルス信号８のパルス波形の出力間隔も、図３の
（ａ）に示すように上記所定の間隔と同じ１Ｈとなる。
同期検出パルス信号８は、クロック制御データ出力回路
１１および、同期有効判定回路９に入力する。
ータ信号６-１〜６-１０が、送信側でシリアルデータ信
号１に付加された３ワードの同期コードと同じか否かを
１ワードずつ検出し、例えば連続して３ワードの３ＦＦ
Ｈ、０００Ｈ、０００Ｈが検出されれば、図３に示すよ
うな同期検出パルス信号８を出力する。なお、同期検出
パルス信号８のパルス波形は、連続して３ワードの３Ｆ
ＦＨ、０００Ｈ、０００Ｈが検出されるたびに出力され
るので、同期検出回路７が、送信側において所定の間隔
（図３の１Ｈに相当する間隔）でシリアルデータ信号１
に付加された同期コードを毎回検出した場合は、同期検
出パルス信号８のパルス波形の出力間隔も、図３の
（ａ）に示すように上記所定の間隔と同じ１Ｈとなる。
同期検出パルス信号８は、クロック制御データ出力回路
１１および、同期有効判定回路９に入力する。
【００２０】同期有効判定回路９は、同期検出パルス信
号８が入力されると、そのパルス波形をトリガにして、
例えば３Ｈの幅の有効判定信号１０を出力する。同期有
効判定回路９は、同期検出パルス信号８が入力するたび
にリトリガ動作するので、同期検出パルス信号８のパル
ス間隔が例えば３Ｈ未満であれば、図３の（ａ）に示す
ように、最初の同期検出パルスが同期有効判定回路９に
入力された以降は、有効判定信号１０の幅は途切れるこ
となく出力され続けて、その出力により同期が有効な期
間が続いていることを示す。
号８が入力されると、そのパルス波形をトリガにして、
例えば３Ｈの幅の有効判定信号１０を出力する。同期有
効判定回路９は、同期検出パルス信号８が入力するたび
にリトリガ動作するので、同期検出パルス信号８のパル
ス間隔が例えば３Ｈ未満であれば、図３の（ａ）に示す
ように、最初の同期検出パルスが同期有効判定回路９に
入力された以降は、有効判定信号１０の幅は途切れるこ
となく出力され続けて、その出力により同期が有効な期
間が続いていることを示す。
【００２１】クロック制御データ出力回路１１は、同期
検出パルス信号８および有効判定信号１０を入力とし、
上記とは逆に有効判定信号が出力されず、同期が有効で
ないと判定された期間に、例えば３.５Ｈを周期とし
て、繰り返してクロック制御パルス信号１２を出力す
る。
検出パルス信号８および有効判定信号１０を入力とし、
上記とは逆に有効判定信号が出力されず、同期が有効で
ないと判定された期間に、例えば３.５Ｈを周期とし
て、繰り返してクロック制御パルス信号１２を出力す
る。
【００２２】クロック制御パルス信号１２は１/１０分
周カウンタ回路１３に入力し、１/１０分周カウンタ回
路１３は、クロック制御パルス信号１２が入力されるた
びにパラレルクロック信号１４の出力タイミングをシリ
アルクロック信号２の１クロック分づつ余分にずらせて
出力する動作（シフト動作）を行う。
周カウンタ回路１３に入力し、１/１０分周カウンタ回
路１３は、クロック制御パルス信号１２が入力されるた
びにパラレルクロック信号１４の出力タイミングをシリ
アルクロック信号２の１クロック分づつ余分にずらせて
出力する動作（シフト動作）を行う。
【００２３】なお、クロック制御データ出力回路１１に
おいて、クロック制御パルス信号１２の出力は、電源投
入時の制御手順および同期検出パルス信号８によりリセ
ットされるので、電源投入時から、あるいは同期検出パ
ルス信号８の入力時から３．５Ｈ経過するまでは、クロ
ック制御パルス信号１２は出力されない。また、クロッ
ク制御データ出力回路１１に入力する同期検出パルス信
号８の発生周期が３.５Ｈ未満の場合は、クロック制御
パルス信号１２の出力がリセットされて、あるリセット
時点から次のリセット時点までは、クロック制御パルス
信号１２は出力されない（同期検出パルス信号８の周期
が１Ｈのため、図３の（ａ）の、クロック制御パルス信
号１２の最初のパルスより後の点線で示したパルスが出
力されない）。
おいて、クロック制御パルス信号１２の出力は、電源投
入時の制御手順および同期検出パルス信号８によりリセ
ットされるので、電源投入時から、あるいは同期検出パ
ルス信号８の入力時から３．５Ｈ経過するまでは、クロ
ック制御パルス信号１２は出力されない。また、クロッ
ク制御データ出力回路１１に入力する同期検出パルス信
号８の発生周期が３.５Ｈ未満の場合は、クロック制御
パルス信号１２の出力がリセットされて、あるリセット
時点から次のリセット時点までは、クロック制御パルス
信号１２は出力されない（同期検出パルス信号８の周期
が１Ｈのため、図３の（ａ）の、クロック制御パルス信
号１２の最初のパルスより後の点線で示したパルスが出
力されない）。
【００２４】次に、同期検出パルス信号８の検出失敗が
発生した等、同期検出パルス間隔が部分的に１Ｈ以上の
周期、例えば２Ｈまたは３Ｈの周期になった場合の動作
について説明する。図３の（ｂ）は同期検出パルス信号
８が部分的に１Ｈ以上の周期となった場合の波形図を表
している。
発生した等、同期検出パルス間隔が部分的に１Ｈ以上の
周期、例えば２Ｈまたは３Ｈの周期になった場合の動作
について説明する。図３の（ｂ）は同期検出パルス信号
８が部分的に１Ｈ以上の周期となった場合の波形図を表
している。
【００２５】図３の（ｂ）において、同期検出パルス信
号８の点線で示したパルスは、出力されていないパルス
であることを示している。このとき、クロック制御デー
タ出力回路１１は、上述のとおり同期検出パルス信号８
の入力時から３．５Ｈ経過するまでは、クロック制御パ
ルス信号１２を出力しないことから、２Ｈまたは３Ｈの
周期であるので、図３の（ｂ）で示すようにクロック制
御パルス信号１２は出力されない。
号８の点線で示したパルスは、出力されていないパルス
であることを示している。このとき、クロック制御デー
タ出力回路１１は、上述のとおり同期検出パルス信号８
の入力時から３．５Ｈ経過するまでは、クロック制御パ
ルス信号１２を出力しないことから、２Ｈまたは３Ｈの
周期であるので、図３の（ｂ）で示すようにクロック制
御パルス信号１２は出力されない。
【００２６】なお、本実施例で有効判定信号１０の期間
を３Ｈとし、クロック制御パルス信号１２の出力を同期
コードの検出から３．５Ｈとしたのは、２回連続までの
同期コードの検出失敗に対してはクロック制御パルス信
号１２が出力しないようにするためであり、これらの期
間を拡大すれば、クロック制御パルス信号１２が出力さ
れるに至る、同期コード検出失敗の連続回数を３回以上
に増加することができる。
を３Ｈとし、クロック制御パルス信号１２の出力を同期
コードの検出から３．５Ｈとしたのは、２回連続までの
同期コードの検出失敗に対してはクロック制御パルス信
号１２が出力しないようにするためであり、これらの期
間を拡大すれば、クロック制御パルス信号１２が出力さ
れるに至る、同期コード検出失敗の連続回数を３回以上
に増加することができる。
【００２７】一方、動作の初期状態で、１０bitパラレ
ルデータ信号６−１〜６−１０がワードごとに、正しく
ＭＳＢ（最上位ビット：ｍｏｓｔ ｓｉｇｎｉｆｉｃａ
ｎｔｂｉｔ）〜ＬＳＢ（最下位ビット：ｌｅａｓｔ ｓ
ｉｇｎｉｆｉｃａｎｔ ｂｉｔ）の組合せに一致しない
ときには、図３の（ｃ）に示すように同期検出回路７は
同期検出パルス信号８を出力しない。このときクロック
制御データ出力回路１１からは３．５Ｈ周期でクロック
制御パルス信号１２が出力され、１/１０分周カウンタ
回路１３は、クロック制御パルス信号１２が加わるたび
に、上述したようにパラレルクロック信号１４の出力タ
イミングのシフト動作を行う。このシフト動作を繰り返
すことによって、１０bitパラレルデータ信号６−１〜
６−１０が正しくＭＳＢ〜ＬＳＢの組合せに一致する
と、同期検出回路７により同期コードが検出されるの
で、初めて有効判定信号１０が出力される。ここで、１
０bitパラレルデータ信号６−１〜６−１０が正しくＭ
ＳＢ〜ＬＳＢの組み合せに一致した状態が続けば、以降
は図３（ａ）で述べた動作と同じになる。
ルデータ信号６−１〜６−１０がワードごとに、正しく
ＭＳＢ（最上位ビット：ｍｏｓｔ ｓｉｇｎｉｆｉｃａ
ｎｔｂｉｔ）〜ＬＳＢ（最下位ビット：ｌｅａｓｔ ｓ
ｉｇｎｉｆｉｃａｎｔ ｂｉｔ）の組合せに一致しない
ときには、図３の（ｃ）に示すように同期検出回路７は
同期検出パルス信号８を出力しない。このときクロック
制御データ出力回路１１からは３．５Ｈ周期でクロック
制御パルス信号１２が出力され、１/１０分周カウンタ
回路１３は、クロック制御パルス信号１２が加わるたび
に、上述したようにパラレルクロック信号１４の出力タ
イミングのシフト動作を行う。このシフト動作を繰り返
すことによって、１０bitパラレルデータ信号６−１〜
６−１０が正しくＭＳＢ〜ＬＳＢの組合せに一致する
と、同期検出回路７により同期コードが検出されるの
で、初めて有効判定信号１０が出力される。ここで、１
０bitパラレルデータ信号６−１〜６−１０が正しくＭ
ＳＢ〜ＬＳＢの組み合せに一致した状態が続けば、以降
は図３（ａ）で述べた動作と同じになる。
【００２８】なお、図３（ｄ）に示すように１０bitパ
ラレルデータ信号６−１〜６−１０が正しくＭＳＢ〜Ｌ
ＳＢの組み合せと一致するまでの間に同期コードの誤検
出が発生しても、クロック制御パルス信号１２の発生が
停止してＭＳＢ〜ＬＳＢの組み合せが正しい１０bitパ
ラレルデータ信号６−１〜６−１０となるまでの期間が
増加するのみであり、大きな障害とはならない。
ラレルデータ信号６−１〜６−１０が正しくＭＳＢ〜Ｌ
ＳＢの組み合せと一致するまでの間に同期コードの誤検
出が発生しても、クロック制御パルス信号１２の発生が
停止してＭＳＢ〜ＬＳＢの組み合せが正しい１０bitパ
ラレルデータ信号６−１〜６−１０となるまでの期間が
増加するのみであり、大きな障害とはならない。
【００２９】
【効果】以上のように本発明を用いると最も高速で動作
しなければならない回路は、１ワード分のシフトレジス
タと１/１０分周カウンタのみであり、従来装置に比
べ、最も高速で動作しなければならない回路を減ずるこ
とが可能で、著しくコストおよび消費電力を少なくする
ことができる。
しなければならない回路は、１ワード分のシフトレジス
タと１/１０分周カウンタのみであり、従来装置に比
べ、最も高速で動作しなければならない回路を減ずるこ
とが可能で、著しくコストおよび消費電力を少なくする
ことができる。
【００３０】
【図１】本発明の一実施例を示すブロック図である。
【図２】従来の技術における直並列変換装置のブロック
図である。
図である。
【図３】図１の実施例における動作タイミングを説明す
る図である。
る図である。
１：シリアルデータ信号 ２：シリアルクロック信号 ３：１０bitシフトレジスタ回路 ４-１〜４-１０：１０bitパラレルデータ信号 ５：１０bitラッチ回路 ６-１〜６-１０：１０bitパラレルデータ信号 ７：同期検出回路 ８：同期検出パルス信号 ９：同期有効判定回路 １０：有効判定信号 １１：クロック制御データ出力回路 １２：クロック制御パルス信号 １３：１/１０分周カウンタ回路 １４：パラレルクロック信号
Claims (2)
- 【請求項１】 シリアルデータ信号を、複数ビットのパ
ラレルデータ信号に変換する直並列変換装置において、
該直並列変換装置は、上記パラレルデータ信号をラッチ
するラッチ回路（５）と、シリアルクロック信号を分周
してラッチタイミング信号を生成する分周カウンタ回路
（１３）と、上記ラッチ回路出力において上記シリアル
データ信号に所定の間隔で挿入された同期信号を検出す
る同期検出回路（７）と、該同期検出回路（７）が所定
の時間間隔以内で連続して上記同期信号を検出した場
合、同期有効判定信号を出力する同期有効判定回路
（９）と、該同期有効判定回路（９）が同期有効判定信
号を出力しない期間に、上記分周カウンタ回路（１３）
で生成されるラッチタイミング出力が、上記所定の時間
間隔を超える時間ごとに上記シリアルクロック信号の１
周期分シフトして出力するよう制御するクロック制御パ
ルス信号を出力するクロック制御データ出力回路（１
１）とからなることを特徴とする直並列変換装置。 - 【請求項２】 上記所定の時間間隔とは、上記シリアル
データ信号の中に挿入された同期信号間の挿入間隔を基
準としていることを特徴とした請求項１記載の直並列変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6007999A JPH07221749A (ja) | 1994-01-28 | 1994-01-28 | 直並列変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6007999A JPH07221749A (ja) | 1994-01-28 | 1994-01-28 | 直並列変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221749A true JPH07221749A (ja) | 1995-08-18 |
Family
ID=11681098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6007999A Pending JPH07221749A (ja) | 1994-01-28 | 1994-01-28 | 直並列変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221749A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7528748B2 (en) | 2006-11-15 | 2009-05-05 | Fujitsu Microelectronics Limited | Serial data receiving circuit and serial data receiving method |
-
1994
- 1994-01-28 JP JP6007999A patent/JPH07221749A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7528748B2 (en) | 2006-11-15 | 2009-05-05 | Fujitsu Microelectronics Limited | Serial data receiving circuit and serial data receiving method |
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