JPH07221260A - 集積回路装置とその製造方法 - Google Patents
集積回路装置とその製造方法Info
- Publication number
- JPH07221260A JPH07221260A JP6010771A JP1077194A JPH07221260A JP H07221260 A JPH07221260 A JP H07221260A JP 6010771 A JP6010771 A JP 6010771A JP 1077194 A JP1077194 A JP 1077194A JP H07221260 A JPH07221260 A JP H07221260A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- electromagnetic induction
- induction coil
- integrated circuit
- circuit chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 集積回路装置とその製造方法に関し、製造精
度が低いバンプを用いないで回路チップ間、あるいは回
路チップとTAB間、または回路チップとパッケージ間
の接続技術を提供する。 【構成】 集積回路パターン33,38が形成された基
板32,37を有する2以上の回路チップ31,36を
積層し、各回路チップ31,36に形成された回路パタ
ーン33,38の間を電磁誘導コイル34,39によっ
て電磁結合する。回路チップと接続する相手をTAB配
線薄膜の配線、また、パッケージの配線にすることがで
きる。これらの場合、電磁誘導コイル34,39の中に
Ni,Co,フェライト等の強磁性体膜35,40を埋
め込んで電磁誘導コイル34,39の間の結合係数を高
くすることができる。
度が低いバンプを用いないで回路チップ間、あるいは回
路チップとTAB間、または回路チップとパッケージ間
の接続技術を提供する。 【構成】 集積回路パターン33,38が形成された基
板32,37を有する2以上の回路チップ31,36を
積層し、各回路チップ31,36に形成された回路パタ
ーン33,38の間を電磁誘導コイル34,39によっ
て電磁結合する。回路チップと接続する相手をTAB配
線薄膜の配線、また、パッケージの配線にすることがで
きる。これらの場合、電磁誘導コイル34,39の中に
Ni,Co,フェライト等の強磁性体膜35,40を埋
め込んで電磁誘導コイル34,39の間の結合係数を高
くすることができる。
Description
【0001】
【産業上の利用分野】本発明は、回路チップに形成され
た集積回路の接続手段に特徴を有する集積回路装置に関
する。
た集積回路の接続手段に特徴を有する集積回路装置に関
する。
【0002】
【従来の技術】近年の集積回路装置に組み込まれる回路
の高集積化に伴い、複数の回路チップを積層する技術、
または回路チップをパッケージに実装する技術は、リー
ドボンディング方式から、TAB(Tape Auto
mated Bonding)方式に推移した。また、
マルチチップモジュール(以下「MCM」と略称する)
では、第1の(親)チップと第2の(子)チップを接続
する方法として、エリアバンプ方式が採用されている。
の高集積化に伴い、複数の回路チップを積層する技術、
または回路チップをパッケージに実装する技術は、リー
ドボンディング方式から、TAB(Tape Auto
mated Bonding)方式に推移した。また、
マルチチップモジュール(以下「MCM」と略称する)
では、第1の(親)チップと第2の(子)チップを接続
する方法として、エリアバンプ方式が採用されている。
【0003】このエリアバンプ方式においては、回路チ
ップの上面にハンダが着きやすい材料を用いてその回路
に接続された微細な円形の金属パターンを形成し、この
金属パターンに溶融ハンダを接触させてバンプを形成
し、接続すべき回路チップを、双方のバンプを位置合わ
せして対向させた状態で加熱してハンダを溶融した後冷
却して両者を接続する方法が採られている。
ップの上面にハンダが着きやすい材料を用いてその回路
に接続された微細な円形の金属パターンを形成し、この
金属パターンに溶融ハンダを接触させてバンプを形成
し、接続すべき回路チップを、双方のバンプを位置合わ
せして対向させた状態で加熱してハンダを溶融した後冷
却して両者を接続する方法が採られている。
【0004】図5は、従来のエリアバンプ方式の接続構
造の説明図である。この図において、41は第1の回路
チップ、42,46は基板、43,47は金属パター
ン、44,48はバンプ、45は第2の回路チップであ
る。
造の説明図である。この図において、41は第1の回路
チップ、42,46は基板、43,47は金属パター
ン、44,48はバンプ、45は第2の回路チップであ
る。
【0005】この図によって、MCMの相互接続に使わ
れるエリアバンプ方式の接続構造について簡単に説明す
る。この場合は、まず、第1の回路チップ41の基板4
2と第2の回路チップ45の基板46の上の全面に分布
する複数の金属パターン43,47を形成し、金属パタ
ーン43,47を形成した基板42,46を溶融ハンダ
の中に浸漬して、金属パターン43,47の上にバンプ
44,48を形成する。この場合、第1の回路チップ4
1の基板42と第2の回路チップ45の基板46の上に
形成された金属パターン43,47にメッキを施すこと
によってバンプを形成することもできる。
れるエリアバンプ方式の接続構造について簡単に説明す
る。この場合は、まず、第1の回路チップ41の基板4
2と第2の回路チップ45の基板46の上の全面に分布
する複数の金属パターン43,47を形成し、金属パタ
ーン43,47を形成した基板42,46を溶融ハンダ
の中に浸漬して、金属パターン43,47の上にバンプ
44,48を形成する。この場合、第1の回路チップ4
1の基板42と第2の回路チップ45の基板46の上に
形成された金属パターン43,47にメッキを施すこと
によってバンプを形成することもできる。
【0006】次いで、接合しようとする第1の回路チッ
プ41と第2の回路チップ45を、双方のバンプ44,
48を位置合わせして対向させた状態で加熱してバンプ
44,48を溶融し、その後冷却することによって第1
の回路チップ41と第2の回路チップ45を接続して集
積回路装置を高密度化し、高性能化し、高コストパフォ
ーマンス化することを意図している。
プ41と第2の回路チップ45を、双方のバンプ44,
48を位置合わせして対向させた状態で加熱してバンプ
44,48を溶融し、その後冷却することによって第1
の回路チップ41と第2の回路チップ45を接続して集
積回路装置を高密度化し、高性能化し、高コストパフォ
ーマンス化することを意図している。
【0007】また、TAB方式においては、回路チップ
上に形成されたバンプと、TABのフィルム(薄膜)に
印刷された配線に形成されたバンプを圧着ないし溶着さ
せることによって回路チップ側と配線薄膜側を接続して
いる。
上に形成されたバンプと、TABのフィルム(薄膜)に
印刷された配線に形成されたバンプを圧着ないし溶着さ
せることによって回路チップ側と配線薄膜側を接続して
いる。
【0008】
【発明が解決しようとする課題】しかしながら、エリア
バンプ方式、TAB方式の何れにしても、回路チップ上
にバンプを形成する工程として、回路チップの金属パタ
ーンにメッキを施す方法や、回路チップを溶融ハンダ中
に浸漬して、回路チップ上の金属パターンの上にバンプ
を形成する工程を用いるため、他の半導体製造工程に比
べて桁違いに精度が悪く、バンプの高さや位置の回路チ
ップ内でのバラツキが大きいため、微細化にも限度があ
り、回路をさらに高密度化し、バンプの数を増加する要
望に対応することができなくなっている。
バンプ方式、TAB方式の何れにしても、回路チップ上
にバンプを形成する工程として、回路チップの金属パタ
ーンにメッキを施す方法や、回路チップを溶融ハンダ中
に浸漬して、回路チップ上の金属パターンの上にバンプ
を形成する工程を用いるため、他の半導体製造工程に比
べて桁違いに精度が悪く、バンプの高さや位置の回路チ
ップ内でのバラツキが大きいため、微細化にも限度があ
り、回路をさらに高密度化し、バンプの数を増加する要
望に対応することができなくなっている。
【0009】また、バンプをハンダを用いて形成するた
め、Pb中に在留するTh,U等の放射性物質から放射
されるα線の影響によるいわゆるソフトエラーを避ける
ことができない。
め、Pb中に在留するTh,U等の放射性物質から放射
されるα線の影響によるいわゆるソフトエラーを避ける
ことができない。
【0010】本発明は、上記の問題を解消するため、製
造精度が低いバンプを用いない新しいコンセプトの回路
チップ間の接続技術、または、回路チップとパッケージ
との接続技術を提供することを目的とする。
造精度が低いバンプを用いない新しいコンセプトの回路
チップ間の接続技術、または、回路チップとパッケージ
との接続技術を提供することを目的とする。
【0011】
【課題を解決するための手段】本発明にかかる集積回路
装置においては、集積回路を形成した2以上の回路チッ
プが積層され、各回路チップに形成された集積回路の間
が電磁誘導コイルによって電磁結合される構成を採用し
た。
装置においては、集積回路を形成した2以上の回路チッ
プが積層され、各回路チップに形成された集積回路の間
が電磁誘導コイルによって電磁結合される構成を採用し
た。
【0012】この場合、集積回路を形成した回路チップ
と、該回路チップに形成された集積回路を接続するTA
B配線薄膜の間が電磁誘導コイルによって電磁結合され
ている構成を採用することができる。
と、該回路チップに形成された集積回路を接続するTA
B配線薄膜の間が電磁誘導コイルによって電磁結合され
ている構成を採用することができる。
【0013】また、この場合、集積回路を形成した回路
チップと、該回路チップを収容するパッケージの配線の
間が電磁誘導コイルによって電磁結合されている構成を
採用することができる。
チップと、該回路チップを収容するパッケージの配線の
間が電磁誘導コイルによって電磁結合されている構成を
採用することができる。
【0014】また、これらの場合、電磁誘導コイルの中
にNi,Co,フェライト等の強磁性体が埋め込まれた
構成を採用し、結合係数を高くすることができる。
にNi,Co,フェライト等の強磁性体が埋め込まれた
構成を採用し、結合係数を高くすることができる。
【0015】また、本発明にかかる集積回路装置の製造
方法においては、集積回路を形成した回路チップの表面
に導電体膜を形成し、該導電体膜をパターニングするこ
とによって電磁誘導コイルを形成する工程と、該電磁誘
導コイルを形成した半導体チップを他の電磁誘導コイル
を形成した半導体チップ、または、電磁誘導コイルを形
成したTAB配線薄膜、電磁誘導コイルを形成したパッ
ケージを、それらの電磁誘導コイルを電磁結合させるよ
うに組み立てる工程を採用した。
方法においては、集積回路を形成した回路チップの表面
に導電体膜を形成し、該導電体膜をパターニングするこ
とによって電磁誘導コイルを形成する工程と、該電磁誘
導コイルを形成した半導体チップを他の電磁誘導コイル
を形成した半導体チップ、または、電磁誘導コイルを形
成したTAB配線薄膜、電磁誘導コイルを形成したパッ
ケージを、それらの電磁誘導コイルを電磁結合させるよ
うに組み立てる工程を採用した。
【0016】
【作用】本発明の集積回路装置のように、回路チップに
形成された集積回路と、他のチップに形成された集積回
路、TABの薄膜、または、パッケージに形成された回
路の間を、接続しようとする回路の双方に形成された電
磁誘導コイルによって電磁結合するため、それらの間が
非接触状態で電気的に接続され、各回路チップの電磁誘
導コイルを、CVDやPVDやスパッタ等の高精度の成
膜技術を用いて形成することができ、高集積化、多ピン
化への対応が容易で、また、ハンダを用いないためα線
による影響を排除することができ、また、回路チップを
組み立てた後に特性の試験を行い、特性を確認した後
に、熱処理を用いることなく、回路チップを分解し、再
び組み立てることが容易であるため、歩留りを向上させ
ることができ、回路を試作する上での便宜をもたらすこ
とができる。
形成された集積回路と、他のチップに形成された集積回
路、TABの薄膜、または、パッケージに形成された回
路の間を、接続しようとする回路の双方に形成された電
磁誘導コイルによって電磁結合するため、それらの間が
非接触状態で電気的に接続され、各回路チップの電磁誘
導コイルを、CVDやPVDやスパッタ等の高精度の成
膜技術を用いて形成することができ、高集積化、多ピン
化への対応が容易で、また、ハンダを用いないためα線
による影響を排除することができ、また、回路チップを
組み立てた後に特性の試験を行い、特性を確認した後
に、熱処理を用いることなく、回路チップを分解し、再
び組み立てることが容易であるため、歩留りを向上させ
ることができ、回路を試作する上での便宜をもたらすこ
とができる。
【0017】
【実施例】以下、本発明の実施例を説明する。 (第1実施例)図1は、第1実施例の集積回路装置の説
明図である。この図において、1は第1の回路チップ、
2,6は基板、3,7は回路パターン、4,8は電磁誘
導コイル、5は第2の回路チップである。
明図である。この図において、1は第1の回路チップ、
2,6は基板、3,7は回路パターン、4,8は電磁誘
導コイル、5は第2の回路チップである。
【0018】この実施例の集積回路装置においては、第
1の回路チップ1の基板2の上面にスパッタによってP
t等の金属薄膜を形成し、この金属薄膜をフォトリソグ
ラフィー技術によって選択的にエッチングして、第1の
回路チップに形成された回路パターン3に接続される電
磁誘導コイル4を形成する。
1の回路チップ1の基板2の上面にスパッタによってP
t等の金属薄膜を形成し、この金属薄膜をフォトリソグ
ラフィー技術によって選択的にエッチングして、第1の
回路チップに形成された回路パターン3に接続される電
磁誘導コイル4を形成する。
【0019】また、第2の回路チップ5の基板6の上面
に、これと同様にスパッタによってPt等の金属薄膜を
形成し、この金属薄膜をフォトリソグラフィー技術によ
って選択的にエッチングして、回路パターン7に接続さ
れる電磁誘導コイル8を形成する。
に、これと同様にスパッタによってPt等の金属薄膜を
形成し、この金属薄膜をフォトリソグラフィー技術によ
って選択的にエッチングして、回路パターン7に接続さ
れる電磁誘導コイル8を形成する。
【0020】そして、第1の回路チップ1と第2の回路
チップ5を、それぞれの電磁誘導コイル4,8を対向さ
せ、その間を絶縁して配置することによって、第1の回
路チップ1の回路パターン3によって形成された回路と
第2の回路チップ5の回路パターン7によって形成され
た回路を、電磁誘導コイル4と電磁誘導コイル8によっ
て交流的に接続することができる。
チップ5を、それぞれの電磁誘導コイル4,8を対向さ
せ、その間を絶縁して配置することによって、第1の回
路チップ1の回路パターン3によって形成された回路と
第2の回路チップ5の回路パターン7によって形成され
た回路を、電磁誘導コイル4と電磁誘導コイル8によっ
て交流的に接続することができる。
【0021】(第2実施例)図2は、第2実施例の集積
回路装置の説明図である。この図において、11は回路
チップ、12は基板、13,16は回路パターン、1
4,17は電磁誘導コイル、15はTAB用回路薄膜で
ある。
回路装置の説明図である。この図において、11は回路
チップ、12は基板、13,16は回路パターン、1
4,17は電磁誘導コイル、15はTAB用回路薄膜で
ある。
【0022】この実施例の集積回路装置においては、回
路チップ11の基板12の上面にスパッタによってPt
等の金属薄膜を形成し、この金属薄膜をフォトリソグラ
フィー技術によって選択的にエッチングして、回路パタ
ーン13に接続される電磁誘導コイル14を形成する。
路チップ11の基板12の上面にスパッタによってPt
等の金属薄膜を形成し、この金属薄膜をフォトリソグラ
フィー技術によって選択的にエッチングして、回路パタ
ーン13に接続される電磁誘導コイル14を形成する。
【0023】また、TAB用回路薄膜15の上面にPt
等の金属薄膜を形成し、この金属薄膜をフォトリソグラ
フィー技術によって選択的にエッチングして、回路パタ
ーン16に接続される電磁誘導コイル17を形成する。
等の金属薄膜を形成し、この金属薄膜をフォトリソグラ
フィー技術によって選択的にエッチングして、回路パタ
ーン16に接続される電磁誘導コイル17を形成する。
【0024】そして、回路チップ11とTAB用回路薄
膜15を、それぞれの電磁誘導コイル14と電磁誘導コ
イル17を対向させ、TAB用回路薄膜15を介して配
置することによって、回路チップ11の回路パターン1
3によって形成された回路とTAB用回路薄膜15に形
成された回路を、電磁誘導コイル14と電磁誘導コイル
17によって交流的に接続する。
膜15を、それぞれの電磁誘導コイル14と電磁誘導コ
イル17を対向させ、TAB用回路薄膜15を介して配
置することによって、回路チップ11の回路パターン1
3によって形成された回路とTAB用回路薄膜15に形
成された回路を、電磁誘導コイル14と電磁誘導コイル
17によって交流的に接続する。
【0025】(第3実施例)図3は、第3実施例の集積
回路装置の説明図である。この図において、21は回路
チップ、22は基板、23,27は回路パターン、2
4,28は電磁誘導コイル、25はパッケージ容器、2
6はパッケージ蓋板である。
回路装置の説明図である。この図において、21は回路
チップ、22は基板、23,27は回路パターン、2
4,28は電磁誘導コイル、25はパッケージ容器、2
6はパッケージ蓋板である。
【0026】この実施例の集積回路装置においては、回
路チップ21の基板22の上面にPt等の金属薄膜を形
成し、この金属薄膜をフォトリソグラフィー技術によっ
て選択的にエッチングして、回路パターン23に接続さ
れる電磁誘導コイル24を形成する。
路チップ21の基板22の上面にPt等の金属薄膜を形
成し、この金属薄膜をフォトリソグラフィー技術によっ
て選択的にエッチングして、回路パターン23に接続さ
れる電磁誘導コイル24を形成する。
【0027】また、パッケージ蓋板26の内面に、これ
と同様にPt等の金属薄膜を形成し、フォトリソグラフ
ィー技術によって選択的にエッチングして、回路パター
ン27に接続される電磁誘導コイル28を形成する。
と同様にPt等の金属薄膜を形成し、フォトリソグラフ
ィー技術によって選択的にエッチングして、回路パター
ン27に接続される電磁誘導コイル28を形成する。
【0028】そして、回路チップ21をパッケージ容器
25に収容し、その上を、回路チップ21の電磁誘導コ
イル24と電磁誘導コイル28を対向させてパッケージ
蓋板26で覆うことによって、回路チップ21の回路パ
ターン23によって形成された回路とパッケージ蓋板2
6に回路パターン27によって形成された回路の間を、
電磁誘導コイル24と電磁誘導コイル28によって交流
的に接続する。
25に収容し、その上を、回路チップ21の電磁誘導コ
イル24と電磁誘導コイル28を対向させてパッケージ
蓋板26で覆うことによって、回路チップ21の回路パ
ターン23によって形成された回路とパッケージ蓋板2
6に回路パターン27によって形成された回路の間を、
電磁誘導コイル24と電磁誘導コイル28によって交流
的に接続する。
【0029】(第4実施例)図4は、第4実施例の集積
回路装置の説明図である。この図において、31は第1
の回路チップ、32,37は基板、33,38は回路パ
ターン、34,39は電磁誘導コイル、35,40は強
磁性体膜、36は第2の回路チップである。
回路装置の説明図である。この図において、31は第1
の回路チップ、32,37は基板、33,38は回路パ
ターン、34,39は電磁誘導コイル、35,40は強
磁性体膜、36は第2の回路チップである。
【0030】この実施例の集積回路装置においては、第
1の回路チップ31の基板32の上面にスパッタによっ
てPt等の金属薄膜を形成し、この金属薄膜をフォトリ
ソグラフィー技術によって選択的にエッチングして、回
路パターン33に接続される電磁誘導コイル34を形成
し、電磁誘導コイル34のループ内に強磁性体膜35を
形成する。
1の回路チップ31の基板32の上面にスパッタによっ
てPt等の金属薄膜を形成し、この金属薄膜をフォトリ
ソグラフィー技術によって選択的にエッチングして、回
路パターン33に接続される電磁誘導コイル34を形成
し、電磁誘導コイル34のループ内に強磁性体膜35を
形成する。
【0031】また、第2の回路チップ36の基板37の
上面に、これと同様にスパッタによってPt等の金属薄
膜を形成し、この金属薄膜をフォトリソグラフィー技術
によって選択的にエッチングして、回路パターン38に
接続される電磁誘導コイル39を形成し、電磁誘導コイ
ル39のループ内に強磁性体膜40を形成する。
上面に、これと同様にスパッタによってPt等の金属薄
膜を形成し、この金属薄膜をフォトリソグラフィー技術
によって選択的にエッチングして、回路パターン38に
接続される電磁誘導コイル39を形成し、電磁誘導コイ
ル39のループ内に強磁性体膜40を形成する。
【0032】そして、第1の回路チップ31と第2の回
路チップ35を、それぞれの電磁誘導コイル34と電磁
誘導コイル39を対向させて配置することによって、第
1の回路チップ31の回路パターン33によって形成さ
れた回路と第2の回路チップ36の回路パターン38に
よって形成された回路を、電磁誘導コイル34と電磁誘
導コイル39によって交流的に接続することができる。
この実施例においては、電磁誘導コイル34のループ内
と、電磁誘導コイル39のループ内に強磁性体膜40を
形成したため、電磁誘導コイル34と電磁誘導コイル3
9の結合係数を大きくすることができる。
路チップ35を、それぞれの電磁誘導コイル34と電磁
誘導コイル39を対向させて配置することによって、第
1の回路チップ31の回路パターン33によって形成さ
れた回路と第2の回路チップ36の回路パターン38に
よって形成された回路を、電磁誘導コイル34と電磁誘
導コイル39によって交流的に接続することができる。
この実施例においては、電磁誘導コイル34のループ内
と、電磁誘導コイル39のループ内に強磁性体膜40を
形成したため、電磁誘導コイル34と電磁誘導コイル3
9の結合係数を大きくすることができる。
【0033】上記の実施例においては、各回路チップの
基板の表面上に電磁誘導コイルを形成した例を説明した
が、電磁誘導コイルや回路を回路チップの基板に埋め込
むこともできる。また、隣接する電磁誘導コイルの間の
干渉を防ぐために、各電磁誘導コイルの周囲に強磁性体
からなる磁気遮蔽を設けることができる。
基板の表面上に電磁誘導コイルを形成した例を説明した
が、電磁誘導コイルや回路を回路チップの基板に埋め込
むこともできる。また、隣接する電磁誘導コイルの間の
干渉を防ぐために、各電磁誘導コイルの周囲に強磁性体
からなる磁気遮蔽を設けることができる。
【0034】また、回路と回路間、回路とTAB間、回
路とパッケージ間の結合に用いた電磁結合を静電結合に
替えることもできる。
路とパッケージ間の結合に用いた電磁結合を静電結合に
替えることもできる。
【0035】
【発明の効果】以上説明したように,本発明によると、
回路チップに形成された集積回路と、他の集積回路、T
ABの薄膜、または、パッケージの間が双方に形成され
た電磁誘導コイルによるトランスによって非接触状態で
接続することができる。この際、双方の電磁誘導コイル
を、従来から蓄積されているCVD,PVD,スパッタ
等の半導体集積回路装置の製造技術を用いることによっ
て高精度に形成することができるため、高集積化、多ピ
ン化への対応が容易であり、回路間の接続にハンダを用
いないためα線による影響を排除することができる。ま
た、回路チップを組み立てた後に特性の試験を行い、特
性を確認した後に回路チップを熱処理を用いることなく
分解して再び組み立てることが容易であるため、歩留り
の向上や回路の試作試験に寄与するところが大きい。
回路チップに形成された集積回路と、他の集積回路、T
ABの薄膜、または、パッケージの間が双方に形成され
た電磁誘導コイルによるトランスによって非接触状態で
接続することができる。この際、双方の電磁誘導コイル
を、従来から蓄積されているCVD,PVD,スパッタ
等の半導体集積回路装置の製造技術を用いることによっ
て高精度に形成することができるため、高集積化、多ピ
ン化への対応が容易であり、回路間の接続にハンダを用
いないためα線による影響を排除することができる。ま
た、回路チップを組み立てた後に特性の試験を行い、特
性を確認した後に回路チップを熱処理を用いることなく
分解して再び組み立てることが容易であるため、歩留り
の向上や回路の試作試験に寄与するところが大きい。
【図1】第1実施例の集積回路装置の説明図である。
【図2】第2実施例の集積回路装置の説明図である。
【図3】第3実施例の集積回路装置の説明図である。
【図4】第4実施例の集積回路装置の説明図である。
【図5】従来のエリアバンプ方式の接続構造の説明図で
ある。
ある。
1 第1の回路チップ 2,6 基板 3,7 回路パターン 4,8 電磁誘導コイル 5 第2の回路チップ 11 回路チップ 12 基板 13,16 回路パターン 14,17 電磁誘導コイル 15 TAB用回路薄膜 21 回路チップ 22 基板 23,27 回路パターン 24,28 電磁誘導コイル 25 パッケージ容器 26 パッケージ蓋板 31 第1の回路チップ 32,37 基板 33,38 回路パターン 34,39 電磁誘導コイル 35,40 強磁性体膜 36 第2の回路チップ 41 第1の回路チップ 42,46 基板 43,47 金属パターン 44,48 バンプ 45 第2の回路チップ
Claims (5)
- 【請求項1】 集積回路を形成した2以上の回路チップ
が積層され、各回路チップに形成された集積回路の間が
電磁誘導コイルによって電磁結合されていることを特徴
とする集積回路装置。 - 【請求項2】 集積回路を形成した回路チップと、該回
路チップに形成された集積回路を接続するTAB配線薄
膜の間が電磁誘導コイルによって電磁結合されているこ
とを特徴とする集積回路装置。 - 【請求項3】 集積回路を形成した回路チップと、該回
路チップを収容するパッケージの配線の間が電磁誘導コ
イルによって電磁結合されていることを特徴とする集積
回路装置。 - 【請求項4】 電磁誘導コイルの中にNi,Co,フェ
ライト等の強磁性体が埋め込まれていることを特徴とす
る請求項1から請求項3までのいずれか1項に記載され
た集積回路装置。 - 【請求項5】 集積回路を形成した回路チップの表面に
導電体膜を形成し、該導電体膜をパターニングすること
によって電磁誘導コイルを形成する工程と、該電磁誘導
コイルを形成した半導体チップを他の電磁誘導コイルを
形成した半導体チップ、電磁誘導コイルを形成したTA
B配線薄膜、または、電磁誘導コイルを形成したパッケ
ージを、それらの電磁誘導コイルを電磁結合させるよう
に組み立てる工程を含むことを特徴とする集積回路装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6010771A JPH07221260A (ja) | 1994-02-02 | 1994-02-02 | 集積回路装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6010771A JPH07221260A (ja) | 1994-02-02 | 1994-02-02 | 集積回路装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07221260A true JPH07221260A (ja) | 1995-08-18 |
Family
ID=11759604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6010771A Withdrawn JPH07221260A (ja) | 1994-02-02 | 1994-02-02 | 集積回路装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07221260A (ja) |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100434201B1 (ko) * | 2001-06-15 | 2004-06-04 | 동부전자 주식회사 | 반도체 패키지 및 그 제조 방법 |
WO2007019732A1 (en) * | 2005-08-19 | 2007-02-22 | Intel Corporation | Surface mount component having magnetic layer thereon and method of forming same |
KR100713579B1 (ko) * | 2004-05-31 | 2007-05-02 | 강준모 | 반도체소자 얼라인 방법 및 그에 의해 형성된 반도체 구조물 |
WO2007086278A1 (ja) * | 2006-01-24 | 2007-08-02 | Nec Corporation | 集積回路装置 |
WO2008102814A1 (ja) * | 2007-02-23 | 2008-08-28 | Nec Corporation | インダクタ結合を用いて信号伝送を行う半導体装置 |
JP2009504004A (ja) * | 2005-07-28 | 2009-01-29 | ケアストリーム ヘルス インク | デジタル放射線撮影での低雑音データ取り込み |
JP2009177337A (ja) * | 2008-01-22 | 2009-08-06 | Sony Corp | 光通信装置及びその製造方法 |
JPWO2007111036A1 (ja) * | 2006-03-24 | 2009-08-06 | 日本電気株式会社 | 半導体装置 |
JP2011054800A (ja) * | 2009-09-02 | 2011-03-17 | Renesas Electronics Corp | 半導体装置、半導体装置の製造方法、及びリードフレーム |
JP2012042648A (ja) * | 2010-08-18 | 2012-03-01 | Dainippon Screen Mfg Co Ltd | 空間光変調器および露光装置 |
US8190086B2 (en) | 2005-09-02 | 2012-05-29 | Nec Corporation | Transmission method, interface circuit, semiconductor device, semiconductor package, semiconductor module and memory module |
JP5136056B2 (ja) * | 2005-09-06 | 2013-02-06 | 日本電気株式会社 | 半導体装置 |
US8399960B2 (en) | 2008-03-13 | 2013-03-19 | Nec Corporation | Semiconductor device |
US9143205B2 (en) | 2007-09-12 | 2015-09-22 | Nec Corporation | Data transmission device and data transmission method |
US11923598B2 (en) | 2011-05-12 | 2024-03-05 | Molex, Llc | Scalable high-bandwidth connectivity |
-
1994
- 1994-02-02 JP JP6010771A patent/JPH07221260A/ja not_active Withdrawn
Cited By (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100434201B1 (ko) * | 2001-06-15 | 2004-06-04 | 동부전자 주식회사 | 반도체 패키지 및 그 제조 방법 |
KR100713579B1 (ko) * | 2004-05-31 | 2007-05-02 | 강준모 | 반도체소자 얼라인 방법 및 그에 의해 형성된 반도체 구조물 |
JP2009504004A (ja) * | 2005-07-28 | 2009-01-29 | ケアストリーム ヘルス インク | デジタル放射線撮影での低雑音データ取り込み |
US7791895B2 (en) | 2005-08-19 | 2010-09-07 | Intel Corporation | Surface mount component having magnetic layer thereon and method of forming same |
WO2007019732A1 (en) * | 2005-08-19 | 2007-02-22 | Intel Corporation | Surface mount component having magnetic layer thereon and method of forming same |
US8378228B2 (en) | 2005-08-19 | 2013-02-19 | Intel Corporation | Surface mount component having magnetic layer thereon and method of forming same |
US8190086B2 (en) | 2005-09-02 | 2012-05-29 | Nec Corporation | Transmission method, interface circuit, semiconductor device, semiconductor package, semiconductor module and memory module |
JP5136056B2 (ja) * | 2005-09-06 | 2013-02-06 | 日本電気株式会社 | 半導体装置 |
WO2007086278A1 (ja) * | 2006-01-24 | 2007-08-02 | Nec Corporation | 集積回路装置 |
US8633577B2 (en) | 2006-01-24 | 2014-01-21 | Renesas Electronics Corporation | Integrated circuit device |
JP5076909B2 (ja) * | 2006-01-24 | 2012-11-21 | 日本電気株式会社 | 集積回路装置 |
JPWO2007111036A1 (ja) * | 2006-03-24 | 2009-08-06 | 日本電気株式会社 | 半導体装置 |
JP4735869B2 (ja) * | 2006-03-24 | 2011-07-27 | 日本電気株式会社 | 半導体装置 |
WO2008102814A1 (ja) * | 2007-02-23 | 2008-08-28 | Nec Corporation | インダクタ結合を用いて信号伝送を行う半導体装置 |
US8588681B2 (en) | 2007-02-23 | 2013-11-19 | Nec Corporation | Semiconductor device performing signal transmission by using inductor coupling |
JP5229213B2 (ja) * | 2007-02-23 | 2013-07-03 | 日本電気株式会社 | インダクタ結合を用いて信号伝送を行う半導体装置 |
US9143205B2 (en) | 2007-09-12 | 2015-09-22 | Nec Corporation | Data transmission device and data transmission method |
JP2009177337A (ja) * | 2008-01-22 | 2009-08-06 | Sony Corp | 光通信装置及びその製造方法 |
JP4656156B2 (ja) * | 2008-01-22 | 2011-03-23 | ソニー株式会社 | 光通信装置 |
US8399960B2 (en) | 2008-03-13 | 2013-03-19 | Nec Corporation | Semiconductor device |
US8753922B2 (en) | 2009-09-02 | 2014-06-17 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device |
US8772914B2 (en) | 2009-09-02 | 2014-07-08 | Renesas Electronics Corporation | Semiconductor device |
JP2011054800A (ja) * | 2009-09-02 | 2011-03-17 | Renesas Electronics Corp | 半導体装置、半導体装置の製造方法、及びリードフレーム |
JP2012042648A (ja) * | 2010-08-18 | 2012-03-01 | Dainippon Screen Mfg Co Ltd | 空間光変調器および露光装置 |
US11923598B2 (en) | 2011-05-12 | 2024-03-05 | Molex, Llc | Scalable high-bandwidth connectivity |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7994608B2 (en) | Magnetically alignable integrated circuit device | |
US7012323B2 (en) | Microelectronic assemblies incorporating inductors | |
US5212402A (en) | Semiconductor device with integral decoupling capacitor | |
TWI260060B (en) | Chip electrical connection structure and fabrication method thereof | |
US6589810B1 (en) | BGA package and method of fabrication | |
US7335970B2 (en) | Semiconductor device having a chip-size package | |
US5245215A (en) | Multichip packaged semiconductor device and method for manufacturing the same | |
US4446477A (en) | Multichip thin film module | |
TW501252B (en) | Wafer level package including ground metal layer | |
JPH07221260A (ja) | 集積回路装置とその製造方法 | |
US5561328A (en) | Photo-definable template for semiconductor chip alignment | |
US20020070443A1 (en) | Microelectronic package having an integrated heat sink and build-up layers | |
JPH05291063A (ja) | 磁気誘導素子 | |
US7772107B2 (en) | Methods of forming a single layer substrate for high capacity memory cards | |
US11557420B2 (en) | Coupling inductors in an IC device using interconnecting elements with solder caps and resulting devices | |
TWI734616B (zh) | 電子封裝件及其製法 | |
JP2001024089A (ja) | システム半導体装置及びシステム半導体装置の製造方法 | |
JP3661380B2 (ja) | 平面型インダクタ | |
US6909182B2 (en) | Spherical semiconductor device and method for fabricating the same | |
JP4010624B2 (ja) | トランスあるいはトランスを備えた回路モジュールの製造方法 | |
US20220254869A1 (en) | Inductor structure and fabrication method thereof, electronic package and fabrication method thereof, and method for fabricating packaging carrier | |
JP3394696B2 (ja) | 半導体装置及びその製造方法 | |
TW466725B (en) | Multiple chip package | |
TWI829484B (zh) | 整合有磁性元件結構之封裝載板及其製造方法 | |
US20240194386A1 (en) | Inductor structure, magnetically permeable body and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |