WO2007086278A1 - 集積回路装置 - Google Patents

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Yoshihiro Nakagawa
Muneo Fukaishi
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Nec Corporation
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Definitions

  • the present invention relates to an integrated circuit device that performs signal transmission using electromagnetic coupling by electromagnetic induction coils between vertically stacked chips.
  • FIG. 21 (a) shows a plan view of a conventional integrated circuit device that transmits signals using an electromagnetic induction coil
  • Fig. 21 (b) shows a cross-sectional view.
  • chips 6 are stacked in the vertical direction, and the chips 6 are fixed to each other by an adhesive layer 7.
  • a conductive pattern 1 that operates as an electromagnetic induction coil and a signal device 3 that receives a current signal generated in the coil or supplies a current signal to the coil are formed on opposing surfaces between the chips 6.
  • the coil and the signal device arranged on the upper chip will be described for transmission, and the coil and the signal device arranged on the lower chip will be described for reception.
  • Current is sent from the signal device to the transmission coil in a direction that depends on the transmission signal. For example, if the current signal in the clockwise direction when viewed from the top surface of the chip is “1”, the transmission coil generates a magnetic flux in a direction that penetrates from the top to the bottom with respect to the reception coil. An induced conductive current flows through the receiving coil by the magnetic flux penetrating the coil. At this time, the direction of the induced current is the same as the direction of the current supplied to the transmission coil.
  • the signal transmission is completed by observing the generated electric current or the converted electric signal such as voltage with a signal device.
  • the signal transmission method using electromagnetic coupling of the electromagnetic induction coil can achieve higher integration of an integrated circuit in which the area occupied by the iZo portion is smaller than the mounting method using an area bump or the like. is there.
  • Patent Document 1 JP-A-7-221260
  • Patent Document 2 JP-A-8-236696
  • Patent Document 3 Japanese Patent Laid-Open No. 10-200007
  • a current is passed through a transmission coil manufactured on a chip, and an electric signal is induced in a reception coil formed on a chip different from the chip on which the transmission coil is formed.
  • the signal is transmitted by observing the signal. Therefore, in this transmission system, in order to perform high-quality transmission such as high-speed signal transmission and low error rate, the signal induced in the receiving coil must be increased in order to ensure the SZN ratio. Absent.
  • the signal induced in the receiving coil is proportional to the mutual inductance between the transmitting and receiving coils.
  • This mutual inductance is proportional to the self-inductance of the receiving coil, the self-inductance of the transmitting coil, and the coupling coefficient between the coils.
  • the coupling coefficient depends on the relative position of the coil and the distance between the coils. Therefore, to realize high-quality signal transmission, it is necessary to adjust the position and mutual distance of the electromagnetic induction coils formed on each chip with extremely high accuracy.
  • the object of the present invention is to eliminate the above-mentioned problems, without requiring high-accuracy positioning control at the time of chip mounting, and to change the relative position of the coil, the mutual inductance, and the resonance frequency after the chip mounting process.
  • An object of the present invention is to provide an integrated circuit device. It is another object of the present invention to provide a method for determining a coil position and mutual inductance suitable for signal transmission.
  • the integrated circuit device of the present invention is such that a substrate on which coils are formed is laminated, and signal transmission is performed by electromagnetic coupling between opposing coils.
  • This integrated circuit device has a large number of conductor patterns arranged on each substrate and a connection control device for controlling the connection between the ends of the conductor patterns.
  • the coil is formed by connecting a desired conductor pattern out of a number of conductor patterns in a loop using a connection control device.
  • connection control device since the conductive wire composed of the conductor pattern connected by the connection control device becomes a coil related to signal transmission, the connection control device selects the connection relationship of the conductor pattern after the substrate lamination process. By doing so, the position of the coil can be changed. In addition, since the length and the number of turns of the conductive wire forming the coil can be changed depending on the connection relationship, the mutual inductance can also be changed.
  • a plurality of polygons are arranged so as to fill a two-dimensional region for forming an inductor with a vertex as a lattice point, and a side connecting between adjacent lattice points extends along the side.
  • At least one conductor disposed in a grid, and the grid point includes a plurality of switches for controlling on / off of a connection between conductors on a plurality of sides gathering at the grid point,
  • Each side has a switch for controlling whether or not a conductor arranged along the side is connected to a signal device for receiving and Z or supplying a current signal, and each switch is turned on A plane of any shape and size within the two-dimensional area
  • the dactor can be configured freely.
  • one side of the polygon is a conductor disposed along the side, and a first conductor portion having one end facing each other and the other end reaching two vertices at both ends of the side, and Includes a second conductor portion, and turns on the connection between the one end of the first conductor portion and the one end of the second conductor portion and a signal device that receives and Z or supplies a current signal.
  • first and second switches for off control; and a third switch for on / off control of the connection between the opposite ends of the first conductor portion and the second conductor portion.
  • polygons include polygons that can fill a two-dimensional plane with one or more types.
  • FIG. 1 is a schematic plan view of a chip constituting an integrated circuit device according to an embodiment of the present invention.
  • connection relationship control device 2A shown in FIG.
  • FIG. 3 is a schematic diagram showing a connection state between conductor patterns by a switch of the connection relation control device 2A shown in FIG.
  • connection relationship control device 2B shown in FIG. 4
  • FIG. 5 is a schematic diagram showing a connection state between a conductor pattern and a signal device by the switch of the connection relation control device 2B shown in FIG.
  • FIG. 6 is a schematic plan view showing a state when a coil is formed using the connection-related control devices 2A and 2B.
  • FIG. 7 is a diagram showing a state in which chip mounting can be performed at an expected position.
  • FIG. 8 is a schematic plan view of an integrated circuit device when performing multi-channel transmission.
  • FIG. 9 is a schematic plan view showing a state in which the number of coil turns is increased when only the distance between chips is larger than expected.
  • FIG. 10 is a schematic plan view of the integrated circuit device when the coil diameter is increased.
  • FIG. 11 Integrated circuit device when the coil forming method shown in FIG. 7 and FIG. 10 is combined. It is a typical top view.
  • FIG. 12 is a schematic plan view of an integrated circuit device when the coil forming methods shown in FIGS. 9 and 10 are combined.
  • FIG. 13 is a schematic plan view showing a coil shape for allowing a horizontal chip position shift.
  • FIG. 14 is a diagram showing a circuit in which the sides of a hexagonal lattice are composed of three conductor patterns.
  • FIG. 15 is a diagram showing a circuit in which the sides of the hexagonal lattice are configured by one conductor pattern.
  • FIG. 16 is a schematic plan view showing a state when a plurality of coils are formed in the circuit shown in FIG.
  • FIG. 17 A diagram showing a coil conductor portion in the case of using one wiring layer and a coil conductor portion in the case of using a plurality of wiring layers.
  • FIG. 18 is a schematic plan view showing an example of a square lattice arrangement of conductor patterns.
  • FIG. 19 is a schematic plan view showing an arrangement example of a triangular lattice shape of a conductor pattern.
  • FIG. 20 is a schematic plan view showing an arrangement example of a rhombus lattice of conductor patterns.
  • FIG. 21 is a plan view and a sectional view of a conventional integrated circuit device.
  • FIG. 22 is a cross-sectional view of a conventional integrated circuit device when the distance between chips is shifted.
  • FIG. 23 is a plan view and a sectional view of a conventional integrated circuit device when a chip is displaced in the horizontal direction.
  • FIG. 24 is a plan view and a cross-sectional view of a conventional integrated circuit device in the case where adjacent coils exist in a chip displaced in the horizontal direction.
  • FIG. 1 is a schematic plan view of a chip constituting an integrated circuit device according to an embodiment of the present invention.
  • a plurality of conductor patterns 1 for forming coils, connection control devices 2A and 2B, and a signal device 3 are basically formed on the surface layer or inner layer of a chip as a semiconductor substrate. Is done.
  • the signal device 3 is a device that receives a current signal generated in a coil and / or supplies a current signal to the coil.
  • such chips are stacked in the vertical direction, and signal transmission is performed by electromagnetic coupling between opposing coils between the chips.
  • the first connection relation control device 2A is disposed between the ends of the adjacent conductor patterns 1, and can arbitrarily control short-circuiting and opening between the ends of the conductor pattern 1 after stacking the chips. .
  • a circuit diagram is shown in FIG. 2 as an example of the first connection relation control device 2A.
  • the connection-related control device 2A is composed of a switch 4.
  • This switch 4 is realized by an NMOS transistor, a PMOS transistor, a transfer gate combining them, and the like.
  • an electronic element other than a MOS transistor such as a bipolar transistor, may be used. Examples of electronic elements include non-volatile memories using phase change materials and switch elements using solid electrolyte materials that utilize metal ion precipitation. It can also be constructed with polysilicon fuses or metal fuses.
  • FIG. 3 is a schematic diagram showing connection states between conductor patterns by the switches of the connection relation control device 2A shown in FIG.
  • the shorted switch 4 is indicated by a circle in the left figure, and in the right figure, the conductor pattern 1 by the shorted switch 4 is shown.
  • the connection status is the darkest, represented by the part.
  • FIG. 4 a circuit diagram is shown in FIG. 4 as an example of the second connection relation control device 2B.
  • the connection relation control device 2B controls the connection between the predetermined conductor pattern 1 and the signal device 3.
  • the second connection relationship control device 2B is also composed of the same switch 4 as the first connection relationship control device 2A.
  • FIG. 5 shows the conductor pattern 1 and the signal transmitted by the switch of the connection relation control device 2B shown in FIG.
  • the schematic diagram showing the connection state between each of the signal devices 3 is shown.
  • the shorted switch 4 is indicated by a circle in the left figure, and in the right figure, the shorted switch 4 and the conductor pattern 1 are shown.
  • the connection between the signal devices 3 is shown in the darkest part.
  • FIG. 6 shows a schematic plan view when a coil is formed using the connection relationship control devices 2A and 2B. As shown in the darkest part in FIG. 6, when a loop having the signal device 3 as the start point and the end point is formed by the connection control devices 2A and 2B and the plurality of conductor patterns 1, the coil for signal transmission or reception Can be operated.
  • FIG. 7 shows a case where chip mounting can be performed at the expected positions in the horizontal and vertical directions.
  • the circuit on the chip must be designed in advance so that signals can be received using the smallest coils that make a pair.
  • the hatched area 5 is a projection of the receiving coil on the chip with the transmitting coil, and represents the relative position of the receiving coil with respect to the chip.
  • the projection position of the minimum unit receiving coil coincides with the position of the minimum unit transmitting coil.
  • FIG. 8 shows a schematic plan view of an integrated circuit device when performing multi-channel transmission.
  • the darkest portion shows the minimum unit coil.
  • connection relation control devices 2 A and 2 B and the plurality of conductor patterns 1 form a double loop with the signal device 3 as the start point and the end point.
  • the number of turns of the transmission coil is doubled, the self-inductance is increased, and the mutual inductance between the coils can be increased.
  • the mutual inductance can be increased also by increasing the force coil diameter by increasing the mutual inductance by increasing the number of turns.
  • Figure 10 shows a schematic plan view of the integrated circuit device when the coil diameter is increased. As shown by the darkest part in FIG. 10, the connection-related control devices 2A and 2B and the plurality of conductor patterns 1 can form a coil having a diameter larger than the minimum unit coil diameter shown in FIG. For this reason, mutual inductance can be increased.
  • FIG. 10 shows a schematic plan view of the integrated circuit device when combined in this way. As shown by the darkest part in Fig. 11, the coil diameter and the number of coil turns are both increased compared to the minimum unit coil shown in Fig. 7, and a larger mutual inductance can be realized.
  • FIG. 9 shows a schematic plan view of the integrated circuit device when combined in this way. As shown by the darkest part in FIG. 12, the number of coil turns is increased as compared with the coil shown in FIG. 11, and a larger mutual inductance can be realized.
  • FIG. 13 shows a schematic plan view in the case where a coil shape for allowing a horizontal chip position shift is realized.
  • the darkest part is the transmitting coil
  • the shaded area 5 is the receiving coil.
  • the entire receiving coil is inside the transmitting coil. For this reason, magnetic flux in only one direction is input to the receiving coil, and it is considered that the mutual inductance necessary for signal transmission can be secured.
  • the signal strength can be secured by combining the coil shape shown in Fig. 13 and the methods shown in Figs. 9 to 12. Good.
  • the shape of the circuit on the chip is a shape in which regular hexagons are arranged without gaps (so-called hexagonal lattice shape) as shown in FIG.
  • the connection control device 2A is arranged at each intersection (each vertex) of the hexagonal lattice
  • the signal device 3 is arranged in each of the lattices
  • two conductor patterns 1 are arranged on each side of the hexagonal lattice.
  • one of the two conductor patterns 1 arranged on one side of the hexagonal lattice is connected to one conductor pattern 1 to control connection between the conductor pattern 1 and the input terminal and output terminal of the signal device 3.
  • the control device 2B is arranged.
  • connection relation control devices 2A and 2B A transmission coil can be formed.
  • the position, number, diameter, and number of turns of the coil formed on the chip can be arbitrarily set. Therefore, high-quality signal transmission can be realized by adjusting the position of the coil, the mutual inductance between the coils, the resonance frequency, etc. after mounting the chip. That is, in the chip mounting process, high accuracy is not required for alignment between chips, and after chip mounting, the position and shape of the coil can be changed to be suitable for high-quality signal transmission.
  • FIG. 17 (a) is an enlarged plan view of the coil conductor when one wiring layer is used, (b) is an a-a 'sectional view, and (c) is a coil when multiple wiring layers are used. Sectional drawing of a conducting wire part is shown.
  • the arrangement of the conductor pattern 1 is not necessarily a hexagonal lattice arrangement, and it is only necessary that a loop-like structure can be formed by the plurality of conductor patterns 1 and the connection relationship control devices 2A and 2B.
  • arranging the conductor pattern 1 on the sides of the hexagonal lattice as shown in FIG. 1 is most suitable from the viewpoint of efficiently realizing a desired coil shape and coil diameter.
  • FIG. 20 shows an example of conductor pattern 1 arranged in a square lattice.
  • the square lattice shape is a rhombus lattice.
  • the circuit of the present invention can be configured not only by the hexagonal lattice arrangement but also by other polygonal lattice shapes, and the same effect as that shown in FIG. 1 can be obtained.
  • the shape of the circuit of the present invention includes a plurality of types of polygons such as a triangle, a rectangle, and a hexagon. It can be a mixed lattice (eg Kagome lattice)! / ⁇ .
  • a mixed lattice eg Kagome lattice
  • the conductor pattern 1 is not limited to a straight line or a curved line that is not limited to a straight line, or a pattern having any combination of straight lines, a broken line, and a curved line.
  • a method for this a method of optically detecting a shift in the chip mounting position is used. First, the relative position of the marks formed on each chip is observed, and the positional deviation in the horizontal direction in chip mounting is known. Similar to the horizontal position, the vertical position shift is detected by an optical method. Next, by selecting a coil shape suitable for signal transmission from the obtained position deviation and controlling the connection control devices 2A and 2B, high-quality signal transmission becomes possible.

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Abstract

 チップ上に、コイルを形成するための複数の導体パターン1と、導体パターン1同士の接続を制御する接続関係制御装置2Aとが少なくとも設けられている。そして、接続関係制御装置2Aにより導体パターン1の接続関係を切り替えることで所望の位置に所望の形状のコイルを形成することが可能である。

Description

集積回路装置
技術分野
[0001] 本発明は、垂直方向に積層されたチップ間において、電磁誘導コイルによる電磁 結合を利用して信号伝送を行なう集積回路装置に関する。
背景技術
[0002] 近年の半導体製造プロセスにおける微細加工技術の進展に伴い、集積回路装置 に組み込まれる回路の高集積ィ匕が進んでいる。し力しながら、チップのおける iZo( 入力 Ζ出力)パッド間隔の縮小については技術進歩が小さい。そのため、 ιΖο部分 の占有面積が大きくなり、集積回路装置の高集積ィ匕の大きな妨げになっている。
[0003] そこで、近年、電磁誘導コイルが形成されたチップを垂直方向に積層し、チップ間 の相対する電磁誘導コイルを用いて信号伝送を行なう集積回路装置の開発がなされ た (特許文献 1〜3)。図 21 (a)に電磁誘導コイルを用いて信号伝送を行なう従来の 集積回路装置の平面投影図を、図 21 (b)にその断面図を示す。この集積回路装置 は、垂直方向にチップ 6が積層され、チップ 6同士が接着層 7によって固定されたもの である。チップ 6間の対向する面にはそれぞれ、電磁誘導コイルとして動作する導体 パターン 1、及び、該コイルに発生した電流信号の受け取りまたは該コイルへの電流 信号の供給を行なう信号装置 3が形成されて 、る。
[0004] ここで、上側のチップに配されたコイル及び信号装置を送信用とし、下側のチップ に配されたコイル及び信号装置を受信用として説明する。送信コイルに送信信号に 依存した向きに信号装置より電流を流す。例えば、チップ上面から見て時計回りの向 きの電流信号を" 1"とすると、送信コイルは、受信コイルに対して上方から下方へ突き 抜ける方向に磁束を発生する。受信コイルにはコイル内を突き抜けた磁束によって誘 導電流が流れる。このとき、この誘導電流の向きは、送信コイルに供給された電流の 向きと同じとなる。この発生した誘導電流、または、電圧などの変換された電気信号を 信号装置によって観測することで、信号伝送が完了する。
[0005] "0"の信号を送信したい場合は、 "1"の場合とは逆に反時計回りに電流を送信コィ ルに供給することで、その信号の送信が可能となる。
[0006] 一般的に、この電磁誘導コイルの電磁結合を用いた信号伝送方式は、エリアバン プなどを用いた実装方式よりも iZo部分の占める面積が小さぐ集積回路の高集積 化が可能である。
特許文献 1 :特開平 7— 221260号公報
特許文献 2:特開平 8 - 236696号公報
特許文献 3:特開平 10— 200007号公報
発明の開示
発明が解決しょうとする課題
[0007] 上記の信号伝送方式は、チップ上に製作された送信用コイルに電流を流し、送信 用コイルが形成されたチップとは別のチップに形成された受信用コイルに電気信号 を誘導させ、その信号を観測することで信号を伝送するものである。そのため、この伝 送方式にお 、て、高速信号伝送や低エラーレートなどの高品位の伝送を行なうには 、 SZN比を確保するために、受信コイルに誘導される信号を大きくしなければならな い。この受信コイルに誘導される信号は、送受信コイル間の相互インダクタンスに比 例する。
[0008] この相互インダクタンスは、受信コイルの自己インダクタンス、送信コイルの自己イン ダクタンス、コイル間の結合係数に比例する。ここで、結合係数は、コイルの相対位置 、及び、コイル間距離に依存している。したがって、高品位の信号伝送を実現するに は、各チップに形成された電磁誘導コイルの位置、及び相互距離を極端に高い精度 で調整する必要がある。
[0009] 仮に図 22に示したように、コイル間距離が所望の距離 dからずれてしまうと、相互ィ ンダクタンスが小さくなり十分な信号強度が得られなくなる。
[0010] また、図 23に示したように、相対するコイルの位置が水平方向にずれると、相互イン ダクタンスが減少して信号強度が低下してしまう。その上、図 24に示したように隣接 する位置に他のコイルが存在する場合、隣接コイル力 の影響を受け誤動作する。
[0011] しかしながら、チップ上に別のチップを実装する際、チップの水平方向の位置合わ せ、及び、チップ間距離の設定を高精度で行なうことは非常に困難である。しかも、 従来の構造ではチップ実装後にコイル位置、相互インダクタンスを変更できな 、ので 、伝送速度が制限され、エラーレートを十分に下げることができな力つた。
[0012] さらに、コイル製造工程における寄生抵抗や寄生容量のばらつきの影響によって共 振周波数が設計値から外れてしまったとき、コイル製造後に共振周波数の変更がで きないため、効率的な信号伝送が困難であった。
[0013] 本発明の目的は、上記の問題を解消するために、チップ実装時に高精度の位置あ わせ制御を要求せず、チップ実装工程後にコイルの相対位置と相互インダクタンスと 共振周波数を変更できる集積回路装置を提供することにある。さらに本発明は、信号 伝送に適するコイル位置と相互インダクタンスを決定する方法を提供することも目的 とする。
課題を解決するための手段
[0014] 本発明の集積回路装置は、コイルが形成された基板が積層され、相対するコイル 間での電磁結合により信号伝送を行なうものである。この集積回路装置は、各基板上 に多数配置された導体パターンと、導体パターンの端部同士の接続を制御する接続 制御装置と、を有している。そして、上記のコイルは、多数の導体パターンのうち所望 の導体パターンを接続制御装置を用いてループになるように接続して形成される。
[0015] このような構成では、上記の接続制御装置で接続された導体パターンからなる導線 が信号伝送に関わるコイルとなるので、基板の積層工程後に接続制御装置により導 体パターンの接続関係を選択することで、コイルの位置の変更が可能となる。また、 接続関係により、コイルを形成する導線の長さや巻き数の変更も可能なため、相互ィ ンダクタンスゃ共振周波数の変更も可能となる。
本発明の半導体装置は、複数の多角形が、頂点を格子点として、インダクタ形成用 の 2次元領域を埋め尽くすように配置されており、隣接格子点間を結ぶ辺には、前記 辺に沿って配設された少なくとも 1本の導体を備え、前記格子点は、前記格子点に集 まる複数の辺の導体相互の間の接続をオン ·オフ制御する複数のスィッチを備え、前 記多角形の 1つの辺が、前記辺に沿って配設される導体を、電流信号の受け取り及 び Z又は供給を行う信号装置に接続させるか否力を制御するスィッチを備え、前記 各スィッチのオン ·オフを制御して前記 2次元領域内で任意形状及びサイズの平面ィ ンダクタを構成自在としている。本発明において、前記多角形の 1つの辺は、前記辺 に沿って配設される導体として、一端が互いに対向し他端が前記辺の両端の 2つの 頂点にそれぞれ達する第 1の導体部及び第 2の導体部を含み、前記第 1の導体部の 前記一端及び前記第 2の導体部の前記一端と、電流信号の受け取り及び Z又は供 給を行う信号装置との間の接続をそれぞれオン'オフ制御する第 1及び第 2のスイツ チと、前記第 1の導体部と前記第 2の導体部の対向する一端間の接続をオン'オフ制 御する第 3のスィッチとを備えている。本発明において、多角形は、一種類あるいは 複数種類で 2次元平面を充填できる多角形を含む。
発明の効果
[0016] 本発明によれば、チップ実装後に任意にコイルの位置、及び、相互インダクタンス、 及び、共振周波数の変更が可能なため、高品位の信号伝送が実現できる。
図面の簡単な説明
[0017] [図 1]本発明の一実施形態の集積回路装置を構成するチップの模式的平面図である
[図 2]図 1に示された接続関係制御装置 2Aの一例として示す回路図である。
[図 3]図 2で示した接続関係制御装置 2Aのスィッチによる導体パターン間の接続状 態をそれぞれ表す模式図である。
[図 4]図 1に示された接続関係制御装置 2Bの一例として示す回路図である。
[図 5]図 4で示した接続関係制御装置 2Bのスィッチによる、導体パターンと信号装置 間の接続状態をそれぞれ表す模式図である。
[図 6]接続関係制御装置 2A, 2Bを用いてコイルを形成した時の様子を示す模式的 平面図である。
[図 7]チップ実装が想定どおりの位置に実装できた場合の様子を示す図である。
[図 8]多チャンネル伝送を行なう場合の集積回路装置の模式的平面図である。
[図 9]チップ間距離のみが想定よりも離れた場合においてコイル巻き数を増やした様 子を示す模式的平面図である。
[図 10]コイル径を大きくした場合の集積回路装置の模式的平面図である。
[図 11]図 7と図 10に示したコイル形成方法を組み合わせた場合の集積回路装置の 模式的平面図である。
[図 12]図 9と図 10に示したコイル形成方法を組み合わせた場合の集積回路装置の 模式的平面図である。
[図 13]水平方向のチップ位置ずれを許容するためのコイル形状を示す模式的平面 図である。
[図 14]六角格子の辺が 3本の導体パターンで構成された回路を示す図である。
[図 15]六角格子の辺が 1本の導体パターンで構成された回路を示す図である。
[図 16]図 15に示した回路にお ヽて複数のコイルを形成した時の様子を示す模式的 平面図である。
[図 17]—つの配線層を用 、た場合によるコイル導線部と複数の配線層を用 、た場合 によるコイル導線部を示した図である。
[図 18]導体パターンの正方格子形の配置例を示す模式的平面図である。
[図 19]導体パターンの三角格子形の配置例を示す模式的平面図である。
[図 20]導体パターンの菱形格子形の配置例を示す模式的平面図である。
[図 21]従来の集積回路装置の平面投影図および断面図である。
[図 22]チップ間距離がずれた場合の従来の集積回路装置の断面図である。
[図 23]チップが水平方向にずれた場合の従来の集積回路装置の平面投影図および 断面図である。
[図 24]水平方向にずれたチップにおいて隣接するコイルが存在する場合の従来の集 積回路装置の平面投影図および断面図である。
符号の説明
1 導体パターン
2A 第 1の接続関係制御装置
2B 第 2の接続関係制御装置
3 信号装置
4 スィッチ
5 受信コイルを送信コイルのあるチップ上へ投影した領域 7 接着層
発明を実施するための最良の形態
[0019] 次に、本発明の実施形態を図面に基づいて説明する。
[0020] 図 1は本発明の一実施形態の集積回路装置を構成するチップの模式的平面図を 示す。図 1に示すように、半導体基板としてのチップの表層もしくは内層に、コイルを 形成するための複数の導体パターン 1と、接続関係制御装置 2A及び 2Bと、信号装 置 3とが基本的に形成される。信号装置 3は、コイルに発生した電流信号の受け取り 、または、該コイルへの電流信号の供給、もしくはその両方を行なう装置である。本発 明の集積回路装置は、このようなチップを垂直方向に積層し、チップ間の相対するコ ィル同士の電磁結合により信号伝送を行なうものである。
[0021] 第 1の接続関係制御装置 2Aは、隣接する導体パターン 1の端部間に配置され、導 体パターン 1の端部同士の短絡と開放をチップ積層後に任意に制御できるものであ る。第 1の接続関係制御装置 2Aの一例として回路図を図 2に示す。図 2に示すように 接続関係制御装置 2Aはスィッチ 4で構成される。このスィッチ 4は、 NMOSトランジス タ、 PMOSトランジスタ、それらを組み合わせたトランスファーゲートなどで実現される。 もちろん、バイポーラトランジスタのような、 MOSトランジスタ以外の電子素子でもかま わない。電子素子の例としては、相変化材料を用いた不揮発性メモリや、金属イオン の析出を利用した固体電解質材を用いるスィッチ素子などがある。また、ポリシリコン ヒューズやメタルヒューズなどでも構成できる。
[0022] ここで、図 2で示した接続関係制御装置 2Aのスィッチによる導体パターン間の接続 状態をそれぞれ表す模式図を図 3に示す。図 3の(a)〜 (n)の各々の左側の図にて、 短絡させたスィッチ 4が丸印で示され、右側の図にて、その短絡させたスィッチ 4によ る導体パターン 1の接続状態が最も濃 、部分で表されて 、る。
[0023] また、図 2と同様に、第 2の接続関係制御装置 2Bの一例として回路図を図 4に示す 。この接続関係制御装置 2Bは、所定の導体パターン 1と信号装置 3との接続を制御 するものである。図 4に示すように、第 2の接続関係制御装置 2Bも第 1の接続関係制 御装置 2Aと同じぐスィッチ 4で構成されている。
[0024] 図 5には、図 4で示した接続関係制御装置 2Bのスィッチによる、導体パターン 1と信 号装置 3間の接続状態をそれぞれ表す模式図を示す。図 5の (a) , (b)の各々の左 側の図にて、短絡させたスィッチ 4が丸印で示され、右側の図にて、その短絡させた スィッチ 4による、導体パターン 1と信号装置 3間の接続状態が最も濃い部分で表さ れている。
[0025] ここで、一例として、接続関係制御装置 2A, 2Bを用いてコイルを形成した時の模 式的平面図を図 6に示す。図 6に最も濃い部分で示すように、接続関係制御装置 2A , 2B及び複数の導体パターン 1により信号装置 3を始点及び終点としたループが形 成されると、信号送信用または受信用のコイルとしての動作が可能となる。
[0026] 次に、上記の構成のチップを積層した際のコイル位置の制御に関して述べる。以下 では、下側のチップに対して上側のチップの実装が想定どおりであった場合と、垂直 方向にずれチップ間距離が想定より離れてしまった場合と、水平方向にずれた場合 に関して説明する。以下の説明では、受信コイルを固定し、送信コイルの位置、およ び、形状を変化させる例を用いるが、もちろん、送信コイルを固定し、受信コイルを変 化させても同様の効果が得られる。また、送信コイル、受信コイルの両方を変化させ てもかまわない。
[0027] はじめに、チップ実装が水平'垂直方向に対してそれぞれ想定どおりの位置に実装 できた場合を図 7に示す。図 7に示すように、それぞれ対をなす、最小単位のコイル 同士を用いて信号受信が可能となるように、あらかじめチップ上の回路を設計してお く。斜線の領域 5は、受信コイルを送信コイルがあるチップ上に投影したもので、当該 チップに対する受信コイルの相対的な位置を表す。図 7のように、チップ実装位置が 想定どおりである場合、最小単位の受信コイルの投影位置が最小単位の送信コイル の位置に一致する。そして、図 7で示したような最小単位のコイルを複数用いることで 、並列に信号伝送が可能になる。
[0028] 図 8に、多チャンネル伝送を行なう場合の集積回路装置の模式的平面図を示す。
図 8に示したように、複数の、送信コイルと受信コイル間での信号伝送速度が同じ場 合、複数のコイルでの伝送が可能となるので、大容量の信号伝送が可能となる。なお 、図 7及び図 8中、最も濃い部分で示されているのが最小単位のコイルである。
[0029] 次に、図 22で示したようにチップ間距離のみが想定よりも離れた場合に関して述べ る。従来手法であれば、相互インダクタンスが減少し十分な信号強度が得られず、信 号伝送ができない。そこで、図 9に最も濃い部分で示すように、接続関係制御装置 2 A, 2B及び複数の導体パターン 1により、信号装置 3を始点及び終点としたループを 二重に形成する。これにより、送信コイルの巻き数が倍となり、自己インダクタンスが 大きくなり、コイル間の相互インダクタンスを増やすことが可能となる。
[0030] 図 9の例では、巻き数を増加させることで相互インダクタンスを増大させた力 コイル 径を大きくすることでも、相互インダクタンスの増大が可能である。図 10に、コイル径 を大きくした場合の集積回路装置の模式的平面図を示す。図 10に最も濃い部分で 示すように、接続関係制御装置 2A, 2B及び複数の導体パターン 1により、図 7で示 した最小単位のコイル径よりも大径のコイルが形成できる。このため、相互インダクタ ンスの増大が可能である。
[0031] 更に大きな相互インダクタンスを要求する場合は、最小単位のコイルと図 10で示し たようにコイル径を拡大したコイルとの組み合わせも可能である。このように組み合わ せた場合の集積回路装置の模式的平面図を図 11に示す。図 11に最も濃!、部分で 示すように、コイル径、コイル巻き数とも図 7で示した最小単位のコイルよりも増加して おり、より大きな相互インダクタンスの実現が可能になる。
[0032] 更に、もっと大きな相互インダクタンスが必要な場合、図 9で示したコイルと図 10で 示したコイルとの組み合わせも可能である。このように組み合わせた場合の集積回路 装置の模式的平面図を図 12に示す。図 12に最も濃い部分で示すように、コイル巻き 数が図 11で示したコイルよりも増加しており、より大きな相互インダクタンスの実現が 可會 になる。
[0033] このように、チップ実装後に導体パターン 1の接続関係を様々な組み合わせで切り 替えることにより、信号伝送に適したコイル形状を選択することが可能になる。
[0034] 次に、図 23で示したように水平方向にチップ実装位置がずれた場合について述べ る。従来手法では図 23に示すように、受信コイルを通過する磁束の向きが領域 5aと 領域 5bでは逆となり、相互インダクタンスが小さくなる。その結果、十分な信号強度が 得られず、信号伝送ができなくなる。また、図 24に示したように隣接するコイルが存在 する場合、領域 5cには、隣接コイル力ゝらの信号が漏れ出し、クロストークが発生する。 その際、十分な SZN比が確保できない場合、信号の誤伝送が発生してしまう。高品 位な信号伝送を行なうには、受信コイルには、ある一方向のみの磁束が入力されな ければならない。
[0035] そこで、図 13に、水平方向のチップ位置ずれを許容するためのコイル形状を実現 した場合の模式的平面図を示す。図 13において、最も濃い部分で示されているのが 送信コイルであり、斜線領域 5が受信コイルである。この図に示すように、受信コイル の全部が送信コイルの内側にある。このため、受信コイルには一方向のみの磁束が 入力され、信号伝送に必要な相互インダクタンスが確保できると考えられる。
[0036] もし、相互インダクタンスが小さく信号強度が得られない場合は、図 13に示したコィ ル形状と図 9〜図 12で示したような方法を組み合わせることで、信号強度を確保す ればよい。
[0037] 以上説明した実施形態では、チップ上の回路の形は、図 1に示したように、正六角 形を隙間無く配置した形 (いわゆる六角格子形)になっている。図 1では、六角格子 の各交点 (各頂点)に接続関係制御装置 2Aが配置され、格子の目にそれぞれ信号 装置 3が配置され、六角格子の各辺上に 2本の導体パターン 1が配置されている。さ らに、六角格子の一の辺上に配置された 2本の導体パターン 1のうち 1本に、この導 体パターン 1と信号装置 3の入力端子及び出力端子との接続を制御する接続関係制 御装置 2Bが配置されて 、る。
[0038] そして、図 1に示したようにチップ上に多数配置された導体パターン 1のうち所望の 導体パターンを接続関係制御装置 2A, 2Bを用いてループになるように接続すること で、信号伝送用コイルの形成が可能となる。このような構成では、接続関係制御装置 2A, 2Bにより接続する導体パターンを選択できるため、チップ上に形成するコイル の位置、個数、径、巻き数を任意に設定できる。したがって、チップの実装後にコイル の位置や、コイル間の相互インダクタンス、共振周波数などを調整して高品位の信号 伝送を実現させることができる。つまり、チップ実装工程ではチップ同士の位置合わ せに高い精度が要求されず、チップ実装後に、高品位の信号伝送に適したコイルの 位置および形状に変えられる。
[0039] なお、以上の実施形態では、六角格子の各辺上に 2本の導体パターン 1を配置し た。しかし、各辺の導体パターン 1は 2本である必要はなぐ 3本以上の導体パターン 1を配置することも可能である。図 14に、六角格子の辺が 3本の導体パターン 1で構 成された回路を示す。
[0040] また、図 15に示すように、六角格子の辺上に配置される導体パターン 1が 1本であ つてもかまわない。し力しながら、図 16に最も濃い部分で示す複数のコイルのように、 隣接する位置にコイルの形成ができなくなるため、 IZO部分の密度が低くなることに 注意が必要である。
[0041] また、以上の形態としては、チップ上に配する導体パターン 1を一つの配線層で作 製した場合を示した。しカゝしながら、一つの配線層でコイルを形成する必要はなぐ複 数の配線層を用いて、コイルのための導体パターン 1を形成しても力まわない。図 17 の(a)に一つの配線層を用いた場合のコイル導線部の拡大平面図、(b)に a— a'断 面図、(c)に複数の配線層を用いた場合のコイル導線部の断面図を示す。このように 複数の配線層を利用することで、よりコイルの巻き数を変化させることが可能になった り、図 16で示したように、コイルを隣接して形成できなくなるといった問題が回避でき たりする。
[0042] さらに、以上では、導体パターン 1を六角格子の形になるよう配置した例を示した。
しかしながら、導体パターン 1の配置は六角格子形の配置である必要はなぐ複数の 導体パターン 1と接続関係制御装置 2A及び 2Bによってループ状の構造が形成可 能となればよい。
[0043] 但し、図 1に示したような六角格子の辺上に導体パターン 1を配置することが、所望 のコイル形状やコイル径を効率良く実現する観点から、最も適して 、る。
[0044] 六角格子形の配置の他には、正方格子形や三角格子形の配置が考えられる。そ れぞれの模式的平面図を図 18、図 19に示す。また、正方格子形に限定することなく 四角格子形の配置でも力まわない。導体パターン 1を四角格子形に配置した例を図 20に示す。図 20では、四角格子形を菱形格子とした。このように六角格子形の配置 だけではなぐ他の多角形格子の形でも本発明の回路が構成でき、図 1に示した形 態と同じ効果を持たせることが可能である。
[0045] さらに、本発明の回路の形は、三角形、四角形、六角形などの複数種の多角形が 混在した格子形 (例えばカゴメ格子)であってもよ!/ヽ。
[0046] また、導体パターン 1は直線に限定されることなぐ折れ線または曲線、あるいは、 直線、折れ線、曲線のうちの任意の組み合わせ力 なるパターンでも力まわない。
[0047] 次に、信号伝送に適したコイル形状の決定手法の説明を行なう。
[0048] その手法として、光学的にチップ実装位置のずれを検出する方法を利用する。まず 、各チップ上に形成されたマークの相対位置を観測し、チップ実装における水平方 向の位置のずれを知る。水平方向の位置と同様に、光学的手法で垂直方向の位置 のずれを検出する。次に、得られた位置のずれから、信号伝送に適したコイル形状を 選択し、接続関係制御装置 2A及び 2Bを制御することで、高品位の信号伝送が可能 となる。
[0049] また、スィッチ 4にトランジスタなどの可逆的に接続関係を変化させられる素子を用 いた場合、既知の信号を伝送し、その信号誤り率から最適なコイル形状の選択も可 能である。このように信号誤り率を利用した最適形状の選択は、光学的な位置ずれ 検出を必要としな 、ので、非常に容易に最適なコイル形状の選択が可能である。

Claims

請求の範囲
[1] コイルが形成された基板が積層され、相対するコイル間での電磁結合により信号伝 送を行なう集積回路装置において、
前記基板上に多数配置された導体パターンと、
隣接する前記導体パターンの端部同士の接続を制御する接続制御装置と、を有し 前記コイル力 前記多数の導体パターンのうち所望の導体パターンを前記接続制 御装置を用いてループになるように接続して形成されることを特徴とする集積回路装 置。
[2] 前記導体パターンが直線、折れ線または曲線、あるいは、これらの任意の組み合わ せからなるパターンである請求項 1に記載の集積回路装置。
[3] 前記導体パターンが前記基板上に格子の形になるように配置されている請求項 1 又は 2に記載の集積回路装置。
[4] 前記導体パターンが前記基板上に六角格子、三角格子、正方格子または菱形格 子の形になるように配置されて 、る請求項 1に記載の集積回路装置。
[5] 前記導体パターンが前記基板上に、複数種の多角形が混在した格子形になるよう に配置されて 、る請求項 1に記載の集積回路装置。
[6] 格子の各交点に前記接続制御装置が配置され、格子の各辺上に前記導体パター ンがー又は複数配置されて!、る請求項 3から 5の 、ずれかに記載の集積回路装置。
[7] 格子の目に配置され、信号の受信または送信を行なう信号装置と、
格子の一の辺上の一部に配置され、前記信号装置と前記導体パターンとの接続を 制御する第 2の接続制御装置と、をさらに備えた請求項 6に記載の集積回路装置。
[8] コイルが形成された基板が積層され、相対するコイル間での電磁結合により信号伝 送を行なう集積回路装置において、
前記コイルの形状を変更させられることを特徴とする集積回路装置。
[9] コイルが形成された基板が積層され、相対するコイル間での電磁結合により信号伝 送を行なう集積回路装置において、
前記コイルの位置を変更させられることを特徴とする集積回路装置。
[10] 複数の多角形が、頂点を格子点として、インダクタ形成用の 2次元領域を埋め尽く すように配置されており、
隣接格子点間を結ぶ辺には、前記辺に沿って配設された少なくとも 1本の導体を備 え、 前記格子点は、前記格子点に集まる複数の辺の導体相互の間の接続をオン- オフ制御する複数のスィッチを備え、
前記多角形の 1つの辺が、前記辺に沿って配設される導体を、電流信号の受け取 り及び Z又は供給を行う信号装置に接続させるか否力を制御するスィッチを備え、 前記各スィッチのオン ·オフを制御して前記 2次元領域内で任意形状及びサイズの 平面インダクタを構成自在としてなる半導体装置。
[11] 前記多角形の 1つの辺が、前記辺に沿って配設される導体として、一端が互いに対 向し他端が前記辺の両端の 2つの頂点にそれぞれ達する第 1の導体部及び第 2の導 体部を含み、
前記第 1の導体部の前記一端及び前記第 2の導体部の前記一端と、電流信号の 受け取り及び Z又は供給を行う信号装置との間の接続をそれぞれオン'オフ制御す る第 1及び第 2のスィッチと、
前記第 1の導体部と前記第 2の導体部の対向する一端間の接続をオン'オフ制御 する第 3のスィッチと、
を備えて!/、る請求項 10記載の半導体装置。
[12] 前記多角形が、一種類で 2次元平面を充填できる正多角形を含む請求項 10又は 1 1記載の半導体装置。
[13] 前記多角形が、複数種類で 2次元平面を充填できる多角形を含む請求項 10又は 1 1記載の半導体装置。
[14] 前記辺に沿って配設される導体が、直線、折れ線、及び、曲線の中から選択された 少なくとも 1つを含む請求項 10又は 11記載の半導体装置。
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