JPH07221111A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07221111A JPH07221111A JP1001494A JP1001494A JPH07221111A JP H07221111 A JPH07221111 A JP H07221111A JP 1001494 A JP1001494 A JP 1001494A JP 1001494 A JP1001494 A JP 1001494A JP H07221111 A JPH07221111 A JP H07221111A
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Abstract
(57)【要約】
【目的】 効果的で、後に問題を残さない汚染除去工程
を備えた半導体装置の製造方法、また溝を形成する工程
を有する半導体装置の製造方法についても、同様の効果
をもち、リーク電流等の点で性能を向上できる製造技術
を提供する。 【構成】 半導体基板１の表面にイオン注入を行うこと
により該基板の浅い領域に結晶欠陥層２を形成し、その
後該半導体基板表面を研磨５することにより、前記欠陥
層２を除去する。トレンチキャパシタ等の溝３の埋め込
み平坦化工程を有する場合は、平坦化するための基板表
面の研磨工程において、欠陥層２を同時に除去する。
を備えた半導体装置の製造方法、また溝を形成する工程
を有する半導体装置の製造方法についても、同様の効果
をもち、リーク電流等の点で性能を向上できる製造技術
を提供する。 【構成】 半導体基板１の表面にイオン注入を行うこと
により該基板の浅い領域に結晶欠陥層２を形成し、その
後該半導体基板表面を研磨５することにより、前記欠陥
層２を除去する。トレンチキャパシタ等の溝３の埋め込
み平坦化工程を有する場合は、平坦化するための基板表
面の研磨工程において、欠陥層２を同時に除去する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。特に、基板の表面にイオン注入を行って基板
の浅い領域に結晶欠陥層を形成する工程を有する半導体
装置の製造方法に関する。本発明はゲッタリング方法を
改良した半導体装置の製造方法として利用することがで
きる。
に関する。特に、基板の表面にイオン注入を行って基板
の浅い領域に結晶欠陥層を形成する工程を有する半導体
装置の製造方法に関する。本発明はゲッタリング方法を
改良した半導体装置の製造方法として利用することがで
きる。
【０００２】
【従来の技術】半導体装置の製造の工程において、汚染
物質等の性能上有害な物質を捕捉するために、一般にゲ
ッタリングが行われる。ゲッタリング技術として、イオ
ン注入を利用したゲッタリング法が知られている。これ
は、イオン注入により結晶に欠陥を導入し、その欠陥に
有害物質を吸着捕捉させる手法である。かかるイオン注
入利用のゲッタリング法としては、図７（ａ）に示すよ
うに、Ｓｉ等の基板１に対し高エネルギーのイオン注入
３ａを用いて、図７（ｂ）に示すとおり素子形成領域１
ａよりも深い領域に欠陥層２を形成するのが一般的であ
る。これにより、安定したゲッタリングの核が得られ、
この欠陥層２にプロセスの汚染がゲッターされる。この
手法はプロセスの最終工程まで安定した欠陥の核を有
し、かつ素子そのもののごく近傍に欠陥層２が形成され
るため、強力なゲッタリング能力を維持し続けるという
特長を有する。
物質等の性能上有害な物質を捕捉するために、一般にゲ
ッタリングが行われる。ゲッタリング技術として、イオ
ン注入を利用したゲッタリング法が知られている。これ
は、イオン注入により結晶に欠陥を導入し、その欠陥に
有害物質を吸着捕捉させる手法である。かかるイオン注
入利用のゲッタリング法としては、図７（ａ）に示すよ
うに、Ｓｉ等の基板１に対し高エネルギーのイオン注入
３ａを用いて、図７（ｂ）に示すとおり素子形成領域１
ａよりも深い領域に欠陥層２を形成するのが一般的であ
る。これにより、安定したゲッタリングの核が得られ、
この欠陥層２にプロセスの汚染がゲッターされる。この
手法はプロセスの最終工程まで安定した欠陥の核を有
し、かつ素子そのもののごく近傍に欠陥層２が形成され
るため、強力なゲッタリング能力を維持し続けるという
特長を有する。
【０００３】しかし逆に、この手法には、次のようなデ
メリットがある。即ち、第１に、高エネルギーのイオン
注入が基板１の素子形成領域１ａにダメージを与える
（図８参照）。次に第２に、高エネルギー（１〜２Ｍｅ
Ｖ程度）で高濃度（例えばＯ+を１×１０15ｃｍ-2程
度）のイオン注入を行う必要性からスループットが悪
い。注入エネルギーが高いため、ビーム電流を大きく取
ることができず、１Ｅ１５以上のドーズ量を注入するた
めにはスループットが極めて悪い作業となるのである。
以上の２点が、従来法の大きな問題点である。（従来技
術については、そのほか、「応用物理」第６０巻第１１
号（１９９１）１０８７〜１０９８の塚本ら「高エネル
ギーイオン注入技術の半導体デバイスへの応用」、特に
１０９４頁参照）。
メリットがある。即ち、第１に、高エネルギーのイオン
注入が基板１の素子形成領域１ａにダメージを与える
（図８参照）。次に第２に、高エネルギー（１〜２Ｍｅ
Ｖ程度）で高濃度（例えばＯ+を１×１０15ｃｍ-2程
度）のイオン注入を行う必要性からスループットが悪
い。注入エネルギーが高いため、ビーム電流を大きく取
ることができず、１Ｅ１５以上のドーズ量を注入するた
めにはスループットが極めて悪い作業となるのである。
以上の２点が、従来法の大きな問題点である。（従来技
術については、そのほか、「応用物理」第６０巻第１１
号（１９９１）１０８７〜１０９８の塚本ら「高エネル
ギーイオン注入技術の半導体デバイスへの応用」、特に
１０９４頁参照）。
【０００４】一方、溝の埋め込み平坦化工程を有する半
導体装置の製造方法が知られている。
導体装置の製造方法が知られている。
【０００５】例えば、トレンチ素子分離の形成技術は、
図９〜図１１に示すように、主に次の３段階からなる。
即ち、基板１における素子分離溝３の形成（図９）、埋
め込み材料４である絶縁膜の埋め込み（図１０）、平坦
化加工（図１１）の３段階からなる。このうち３番目の
平坦化加工は、エッチングによる場合と研磨による場合
の２通り考えられるが、面内均一性・制御性等を考慮す
ると、研磨法の方が有力である。
図９〜図１１に示すように、主に次の３段階からなる。
即ち、基板１における素子分離溝３の形成（図９）、埋
め込み材料４である絶縁膜の埋め込み（図１０）、平坦
化加工（図１１）の３段階からなる。このうち３番目の
平坦化加工は、エッチングによる場合と研磨による場合
の２通り考えられるが、面内均一性・制御性等を考慮す
ると、研磨法の方が有力である。
【０００６】現在知られている一般的な条件で処理した
場合、図１２（ウェハ周辺のデータ）、図１３（ウェハ
央部のデータ）から理解されるように、トレンチ素子分
離（黒丸で示す）はＬＯＣＯＳ（白三角で示す）よりも
接合リーク電流の点で、３〜１０倍程度多い値となって
いる。この原因の１つとして、トレンチ素子分離溝形成
の際のメタル汚染が考えられる。ＬＯＣＯＳの場合は、
エッチングによって露出した部分は、熱酸化膜中に取り
込まれてしまうが、トレンチ分離の場合は、図９ないし
図１１で説明したように、溝３中に埋め込み材料４とし
て絶縁膜を埋め込むことによって形成するため、エッチ
ング直後の界面がそのままの状態で残ることになる。こ
の結果、図９に例えば符号３１で示すように、トレンチ
素子分離の側壁部にエッチング時の汚染が蓄積され、リ
ークの原因となっていると考えられるのである。
場合、図１２（ウェハ周辺のデータ）、図１３（ウェハ
央部のデータ）から理解されるように、トレンチ素子分
離（黒丸で示す）はＬＯＣＯＳ（白三角で示す）よりも
接合リーク電流の点で、３〜１０倍程度多い値となって
いる。この原因の１つとして、トレンチ素子分離溝形成
の際のメタル汚染が考えられる。ＬＯＣＯＳの場合は、
エッチングによって露出した部分は、熱酸化膜中に取り
込まれてしまうが、トレンチ分離の場合は、図９ないし
図１１で説明したように、溝３中に埋め込み材料４とし
て絶縁膜を埋め込むことによって形成するため、エッチ
ング直後の界面がそのままの状態で残ることになる。こ
の結果、図９に例えば符号３１で示すように、トレンチ
素子分離の側壁部にエッチング時の汚染が蓄積され、リ
ークの原因となっていると考えられるのである。
【０００７】従って、素子分離形成時の金属等の不純物
を除去する技術が、トレンチ素子分離の高品質化に重要
な役割を果たすと言える。
を除去する技術が、トレンチ素子分離の高品質化に重要
な役割を果たすと言える。
【０００８】
【発明の目的】本発明は、上記従来技術の問題点に鑑み
てなされたもので、効果的で、後に問題を残さない汚染
除去工程を備えた半導体装置の製造方法を提供し、これ
により溝を形成する工程を有する半導体装置の製造方法
についても、リーク電流等の点で性能を向上できる製造
技術を提供しようとするものである。
てなされたもので、効果的で、後に問題を残さない汚染
除去工程を備えた半導体装置の製造方法を提供し、これ
により溝を形成する工程を有する半導体装置の製造方法
についても、リーク電流等の点で性能を向上できる製造
技術を提供しようとするものである。
【０００９】
【目的を達成するための手段】本出願の請求項１の発明
は、半導体基板の表面にイオン注入を行うことにより該
半導体基板の浅い領域に結晶欠陥層を形成する工程と、
その後該半導体基板表面を研磨することにより、前記欠
陥層を除去する工程とを備えることを特徴とする半導体
装置の製造方法であって、これにより上記目的を達成す
るものである。
は、半導体基板の表面にイオン注入を行うことにより該
半導体基板の浅い領域に結晶欠陥層を形成する工程と、
その後該半導体基板表面を研磨することにより、前記欠
陥層を除去する工程とを備えることを特徴とする半導体
装置の製造方法であって、これにより上記目的を達成す
るものである。
【００１０】本出願の請求項２の発明は、溝の埋め込み
平坦化工程を有する半導体装置の製造方法において、半
導体基板の表面にイオン注入を行うことにより該半導体
基板の浅い領域に結晶欠陥層を形成する工程を備えると
ともに、平坦化のための基板表面の研磨工程において、
前記欠陥層を同時に除去することを特徴とする請求項１
に記載の半導体装置の製造方法であって、これにより上
記目的を達成するものである。
平坦化工程を有する半導体装置の製造方法において、半
導体基板の表面にイオン注入を行うことにより該半導体
基板の浅い領域に結晶欠陥層を形成する工程を備えると
ともに、平坦化のための基板表面の研磨工程において、
前記欠陥層を同時に除去することを特徴とする請求項１
に記載の半導体装置の製造方法であって、これにより上
記目的を達成するものである。
【００１１】本出願の請求項３の発明は、溝の埋め込み
平坦化工程が、トレンチ素子分離形成用の絶縁材の埋め
込み及び平坦化であることを特徴とする請求項２に記載
の半導体装置の製造方法であって、これにより上記目的
を達成するものである。
平坦化工程が、トレンチ素子分離形成用の絶縁材の埋め
込み及び平坦化であることを特徴とする請求項２に記載
の半導体装置の製造方法であって、これにより上記目的
を達成するものである。
【００１２】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は図示
の実施例により限定されるものではない。
て説明する。但し当然のことではあるが、本発明は図示
の実施例により限定されるものではない。
【００１３】実施例１ この実施例は、本発明を、溝（トレンチ）素子分離構造
を備えた半導体デバイスの製造プロセスに適用したもの
である。
を備えた半導体デバイスの製造プロセスに適用したもの
である。
【００１４】本実施例においては、 イオン注入を利用したトレンチ素子分離形成工程中に
デバイス内に入り込む、金属不純物汚染や結晶欠陥を捕
獲すること、 上記欠陥・汚染等はゲート酸化膜形成の前段階で、研
磨工程によって完全に除去すること、 前記研磨工程はトレンチ素子分離の酸化膜除去・平坦
化の研磨工程と共通に行うことを主たる構成とする。
デバイス内に入り込む、金属不純物汚染や結晶欠陥を捕
獲すること、 上記欠陥・汚染等はゲート酸化膜形成の前段階で、研
磨工程によって完全に除去すること、 前記研磨工程はトレンチ素子分離の酸化膜除去・平坦
化の研磨工程と共通に行うことを主たる構成とする。
【００１５】素子分離形成までの全体のプロセスフロー
は、次のとおりである。図１ないし図４を参照する。
は、次のとおりである。図１ないし図４を参照する。
【００１６】（１）基板１であるＳｉ基板上に、パッド
酸化膜１１（ＳｉＯ2 ）を形成する。例えば、８５０℃
で、１０ｎｍ膜厚に形成する。 （２）ゲッタリング用欠陥層２を形成するためのイオン
注入３を、低エネルギーイオン注入で行う。例えば、Ｃ
+ ４０ｋｅＶ、３×１０15ｃｍ-2でイオン注入する。 （３）ウェル形成用イオン注入として、深部にイオン注
入を行う。更に回復アニールを、８５０℃、３０分行
う。以上により、欠陥層２及びその下のｎウェル１２、
ｐウェル１３を有する図１の構造が得られた。 （４）溝（トレンチ）３形成のためのＲＩＥを行う。例
えば０．５０μｍ深さのＲＩＥを行う。 （５）溝３の内壁を酸化する。例えば８５０℃で、１０
ｎｍ膜厚の酸化膜１４を形成する。以上により、図２の
構造が得られた。 （６）チャネルストップイオン注入を行う。 （７）埋め込み材料４として、絶縁膜を埋め込み、図３
の構造とする。ここではＳｉＯ2 を８００ｎｍ〜１μｍ
厚で形成した。 （８）アニールを行う。例えば９００℃、２０分の加熱
を行う。 （９）平坦化研磨（ポリッシュ）を行う。ＳｉＯ2 ／Ｓ
ｉ界面ジャストポリッシュをまず行い、かつ１５０ｎｍ
追加研磨する。これは図３の研磨５の位置迄行う。 （１０）犠牲酸化を行う。例えば８５０℃で１０ｎｍ膜
厚で酸化膜１５を形成する。 （１１）しきい値制御イオン注入を行う。以上で図４の
構造が得られた。
酸化膜１１（ＳｉＯ2 ）を形成する。例えば、８５０℃
で、１０ｎｍ膜厚に形成する。 （２）ゲッタリング用欠陥層２を形成するためのイオン
注入３を、低エネルギーイオン注入で行う。例えば、Ｃ
+ ４０ｋｅＶ、３×１０15ｃｍ-2でイオン注入する。 （３）ウェル形成用イオン注入として、深部にイオン注
入を行う。更に回復アニールを、８５０℃、３０分行
う。以上により、欠陥層２及びその下のｎウェル１２、
ｐウェル１３を有する図１の構造が得られた。 （４）溝（トレンチ）３形成のためのＲＩＥを行う。例
えば０．５０μｍ深さのＲＩＥを行う。 （５）溝３の内壁を酸化する。例えば８５０℃で、１０
ｎｍ膜厚の酸化膜１４を形成する。以上により、図２の
構造が得られた。 （６）チャネルストップイオン注入を行う。 （７）埋め込み材料４として、絶縁膜を埋め込み、図３
の構造とする。ここではＳｉＯ2 を８００ｎｍ〜１μｍ
厚で形成した。 （８）アニールを行う。例えば９００℃、２０分の加熱
を行う。 （９）平坦化研磨（ポリッシュ）を行う。ＳｉＯ2 ／Ｓ
ｉ界面ジャストポリッシュをまず行い、かつ１５０ｎｍ
追加研磨する。これは図３の研磨５の位置迄行う。 （１０）犠牲酸化を行う。例えば８５０℃で１０ｎｍ膜
厚で酸化膜１５を形成する。 （１１）しきい値制御イオン注入を行う。以上で図４の
構造が得られた。
【００１７】本実施例は、上記（２）の工程で、基板最
表面に導入した欠陥層２の結晶欠陥により、（３）〜
（８）の工程で入る金属不純物や微小欠陥等をゲッター
させるとともに、（９）の工程で平坦化と同時にこの欠
陥層２もともに研磨除去してしまうものである。
表面に導入した欠陥層２の結晶欠陥により、（３）〜
（８）の工程で入る金属不純物や微小欠陥等をゲッター
させるとともに、（９）の工程で平坦化と同時にこの欠
陥層２もともに研磨除去してしまうものである。
【００１８】重要なことは、（２）の工程で、ある一定
の深さにゲッタリング能力のある結晶欠陥を導入して欠
陥層２とし、（９）の工程で、ダメージフリーなエリア
まで研磨除去するという点である。
の深さにゲッタリング能力のある結晶欠陥を導入して欠
陥層２とし、（９）の工程で、ダメージフリーなエリア
まで研磨除去するという点である。
【００１９】工程（２）の結晶欠陥の深さとそのゲッタ
リング能力さえはっきりしていれば、（９）の工程はそ
の欠陥を除去するのに適当なだけの深さまでの研磨量を
考えればよい。従って、（２）の注入条件を中心に工程
条件を設計すればよい。
リング能力さえはっきりしていれば、（９）の工程はそ
の欠陥を除去するのに適当なだけの深さまでの研磨量を
考えればよい。従って、（２）の注入条件を中心に工程
条件を設計すればよい。
【００２０】欠陥を導入する深さは、浅い程、研磨量を
少なく抑えられるので、プロセス全体としては望まし
い。しかし逆に浅すぎると、欠陥がアニールアウトしや
すく、ゲッター能力を維持できなくなってしまうので、
両方の条件を満たす最適な値を求めて実施することが望
ましい。
少なく抑えられるので、プロセス全体としては望まし
い。しかし逆に浅すぎると、欠陥がアニールアウトしや
すく、ゲッター能力を維持できなくなってしまうので、
両方の条件を満たす最適な値を求めて実施することが望
ましい。
【００２１】例えばＡｓ+ の場合、最適な値は、２０ｋ
ｅＶで欠陥深さは４０ｎｍ、５０ｋｅＶで欠陥深さは９
０ｎｍである。ゲッター能力の安定性からすると、最適
なエネルギーは４０〜５０ｋｅＶ程度である。
ｅＶで欠陥深さは４０ｎｍ、５０ｋｅＶで欠陥深さは９
０ｎｍである。ゲッター能力の安定性からすると、最適
なエネルギーは４０〜５０ｋｅＶ程度である。
【００２２】次に、本実施例における欠陥の深さの評
価、即ち研磨量の最適化について、検討する。
価、即ち研磨量の最適化について、検討する。
【００２３】この検討では、Ａｓ+ を用いたが、実際に
応用する際にはその他のイオン種（Ｃ+ ，Ｓｉ+ ，Ｇｅ
+ 等）でも、同様の方法で、研磨量を最適化できるもの
であり、汎用性のある手法である。
応用する際にはその他のイオン種（Ｃ+ ，Ｓｉ+ ，Ｇｅ
+ 等）でも、同様の方法で、研磨量を最適化できるもの
であり、汎用性のある手法である。
【００２４】イオン注入条件（エネルギー）の検討 Ａｓ+ ２０〜５０ｋｅＶ ドーズ量 ５×１０15ｃｍ
-2 に対するアモルファス／クリスタル界面の深さを断面Ｔ
ＥＭで評価した（図５参照）。これにより、欠陥は、上
記アモルファス／クリスタル界面に形成されるので、上
記評価に基づきこの深さよりもさらに５０ｎｍ程度研磨
除去すれば良い。
-2 に対するアモルファス／クリスタル界面の深さを断面Ｔ
ＥＭで評価した（図５参照）。これにより、欠陥は、上
記アモルファス／クリスタル界面に形成されるので、上
記評価に基づきこの深さよりもさらに５０ｎｍ程度研磨
除去すれば良い。
【００２５】熱処理に対する安定性の検討（以下の第
１ステップ及び第２ステップでアニールされた場合の検
討） （第１ステップ） ８５０℃ ３０分 （第２ステップ） １０００℃ ６０分
１ステップ及び第２ステップでアニールされた場合の検
討） （第１ステップ） ８５０℃ ３０分 （第２ステップ） １０００℃ ６０分
【００２６】第１ステップで欠陥が形成される。以下の
程度の欠陥が生ずると推定される。 ２０ｋｅＶ ５ｅ１５に対しては １０9 （ケ／ｃ
ｍ2 ）程度 ５０ｋｅＶ ５ｅ１５に対しては １０10（ケ／ｃ
ｍ2 ）程度
程度の欠陥が生ずると推定される。 ２０ｋｅＶ ５ｅ１５に対しては １０9 （ケ／ｃ
ｍ2 ）程度 ５０ｋｅＶ ５ｅ１５に対しては １０10（ケ／ｃ
ｍ2 ）程度
【００２７】第２ステップでアニールアウトしてしまう
欠陥はゲッタリング能力が小さい。以下のとおりであ
る。 ２０ｋｅＶ ５ｅ１５は 欠陥なし ５０ｋｅＶ ５ｅ１５は ３×１０10（ケ／ｃ
ｍ2 ）程度
欠陥はゲッタリング能力が小さい。以下のとおりであ
る。 ２０ｋｅＶ ５ｅ１５は 欠陥なし ５０ｋｅＶ ５ｅ１５は ３×１０10（ケ／ｃ
ｍ2 ）程度
【００２８】欠陥導入に必要なドーズ量の検討 ５０ｋｅＶに対し、 〜３ｅ１４まで欠陥なし １ｅ１５〜欠陥発生 よって、上記より、本検討の態様にあっては、ドーズ量
は１ｅ１５以上が好ましいことがわかる。
は１ｅ１５以上が好ましいことがわかる。
【００２９】なお、イオン種によって注入の際の飛程は
変化するので、イオン種を変えた場合はその都度上記の
評価を行わなければならない。イオン種としては導電性
を持たないものの方が望ましいので、Ｃ+ ，Ｓｉ+ ，Ｇ
ｅ+ ，Ａｒ+ などが好ましいイオン種であるが、効率良
くダメージを導入できれば、その他のものであってもよ
い。
変化するので、イオン種を変えた場合はその都度上記の
評価を行わなければならない。イオン種としては導電性
を持たないものの方が望ましいので、Ｃ+ ，Ｓｉ+ ，Ｇ
ｅ+ ，Ａｒ+ などが好ましいイオン種であるが、効率良
くダメージを導入できれば、その他のものであってもよ
い。
【００３０】研磨量はプロセス全体への影響を考えて、
０．３μｍ以下が好ましい。したがってその範囲内に欠
陥領域が来る条件、特にダメージ除去を完全に行うため
には、欠陥深さが０．２μｍ以下になることがこの場合
には必要である。イオン種による違いのマージンを見る
と、具体的には、 エネルギー ２０ｋｅＶ〜１００ｋｅＶ ドーズ量 １×１０15ｃｍ-2 がこの検討における適する注入条件である。
０．３μｍ以下が好ましい。したがってその範囲内に欠
陥領域が来る条件、特にダメージ除去を完全に行うため
には、欠陥深さが０．２μｍ以下になることがこの場合
には必要である。イオン種による違いのマージンを見る
と、具体的には、 エネルギー ２０ｋｅＶ〜１００ｋｅＶ ドーズ量 １×１０15ｃｍ-2 がこの検討における適する注入条件である。
【００３１】実施例２ ここではゲッタリング効果を確認した。
【００３２】本発明の手法を導入した基板（実施例１の
手法で得られるもの）とゲッタリングなしの基板を違い
を、下記のように評価した。
手法で得られるもの）とゲッタリングなしの基板を違い
を、下記のように評価した。
【００３３】ここでは、Ｆｅ故意汚染の利用により、故
意にＦｅ汚染を付与した基板Ａ，Ｂを用意し、一方は本
発明の手法に従って欠陥層を形成してゲッタリングを行
わせ、かつ欠陥相は研磨により除去するものとし、他方
の基板Ｂにはこの手法を適用しなかった。次の（１）〜
（３）に従って、評価を行った。 （１）ゲッタリング用基板Ａの用意 Ｓｉ（１００）基板（ゲッタリング無し）を用い、パッ
ドＳｉＯ2 膜を１０ｎｍ厚に形成し、その後イオン注入
を行った。ここではＣ+ を、４０ｋｅＶ、１×１０16ｃ
ｍ-2でイオン注入した。その後、熱処理を、８５０℃で
３０ｍｉｎおこなった（図６（ａ））。
意にＦｅ汚染を付与した基板Ａ，Ｂを用意し、一方は本
発明の手法に従って欠陥層を形成してゲッタリングを行
わせ、かつ欠陥相は研磨により除去するものとし、他方
の基板Ｂにはこの手法を適用しなかった。次の（１）〜
（３）に従って、評価を行った。 （１）ゲッタリング用基板Ａの用意 Ｓｉ（１００）基板（ゲッタリング無し）を用い、パッ
ドＳｉＯ2 膜を１０ｎｍ厚に形成し、その後イオン注入
を行った。ここではＣ+ を、４０ｋｅＶ、１×１０16ｃ
ｍ-2でイオン注入した。その後、熱処理を、８５０℃で
３０ｍｉｎおこなった（図６（ａ））。
【００３４】次にこの基板について、Ｆｅ故意汚染を施
した。即ち、１００ｐｐｍのＦｅ溶液をスピンコート
し、熱処理を、１０００℃で２時間行った。
した。即ち、１００ｐｐｍのＦｅ溶液をスピンコート
し、熱処理を、１０００℃で２時間行った。
【００３５】次いで、研磨処理を行った。ここでは、基
板表面を０．３μｍ研磨除去した（図６（ｂ）。符号５
で研磨処理を示す。）。
板表面を０．３μｍ研磨除去した（図６（ｂ）。符号５
で研磨処理を示す。）。
【００３６】（２）比較用基板Ｂの用意 上記基板Ａを得る工程において、イオン注入及び研磨を
行わず、その他は同様にして、基板Ｂを得た（図６
（ｃ））。
行わず、その他は同様にして、基板Ｂを得た（図６
（ｃ））。
【００３７】（３）次に、エッチピット観察、及びライ
フタイム評価により、両基板Ａ，Ｂを評価した。下記の
結果が得られた。 １．エッチピット観察 Ａ≒〜１０4 ｃｍ-2 Ｂ≒ １０6 〜１０8 ｃｍ-2 のエッチピットが確認された。 ２．ライフタイム評価 Ａ≒ ３．５×１０-8ｓｅｃ Ｂ≒ ５．１×１０-10 ｓｅｃ 基板Ａの方が、２桁程度良いという結果となった。
フタイム評価により、両基板Ａ，Ｂを評価した。下記の
結果が得られた。 １．エッチピット観察 Ａ≒〜１０4 ｃｍ-2 Ｂ≒ １０6 〜１０8 ｃｍ-2 のエッチピットが確認された。 ２．ライフタイム評価 Ａ≒ ３．５×１０-8ｓｅｃ Ｂ≒ ５．１×１０-10 ｓｅｃ 基板Ａの方が、２桁程度良いという結果となった。
【００３８】実施例３ ここでは、デバイスへの応用を行った。
【００３９】図１〜図４のプロセスフローでトランジス
タ形成し、従来法と比較したところ、接合リーク不良
率、トランジスタ歩留りがいずれも向上した。
タ形成し、従来法と比較したところ、接合リーク不良
率、トランジスタ歩留りがいずれも向上した。
【００４０】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、効果的に汚染を除去し、かつ汚染を捕捉した欠陥層
は研磨により除かれるので、問題が残ることは全くな
い。溝を形成する工程を有する場合についても、性能を
向上した半導体装置が得られる。
ば、効果的に汚染を除去し、かつ汚染を捕捉した欠陥層
は研磨により除かれるので、問題が残ることは全くな
い。溝を形成する工程を有する場合についても、性能を
向上した半導体装置が得られる。
【図１】実施例１の工程を順に断面図で示すものである
（１）。
（１）。
【図２】実施例１の工程を順に断面図で示すものである
（２）。
（２）。
【図３】実施例１の工程を順に断面図で示すものである
（３）。
（３）。
【図４】実施例１の工程を順に断面図で示すものである
（４）。
（４）。
【図５】実施例１における欠陥の深さの評価を示すグラ
フである。
フである。
【図６】実施例２におけるゲッタリング効果の確認のた
めの試料の構成を示す図である。
めの試料の構成を示す図である。
【図７】従来技術を示す図である。
【図８】従来技術の問題点を示す図である。
【図９】従来例の工程を示す図である（１）。
【図１０】従来例の工程を示す図である（２）。
【図１１】従来例の工程を示す図である（３）。
【図１２】従来例における場合リーク電流について説明
する図である。
する図である。
【図１３】従来例における場合リーク電流について説明
する図である。
する図である。
【符号の説明】 １ 基板 ２ 欠陥層 ３ 低エネルギーのイオン注入 ４ 埋め込み材料 ５ 研磨
Claims (3)
- 【請求項１】半導体基板の表面にイオン注入を行うこと
により該半導体基板の浅い領域に結晶欠陥層を形成する
工程と、 その後該半導体基板表面を研磨することにより、前記欠
陥層を除去する工程とを備えることを特徴とする半導体
装置の製造方法。 - 【請求項２】溝の埋め込み平坦化工程を有する半導体装
置の製造方法において、 半導体基板の表面にイオン注入を行うことにより該半導
体基板の浅い領域に結晶欠陥層を形成する工程を備える
とともに、 平坦化のための基板表面の研磨工程において、前記欠陥
層を同時に除去することを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項３】溝の埋め込み平坦化工程が、トレンチ素子
分離形成用の絶縁材の埋め込み及び平坦化であることを
特徴とする請求項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1001494A JPH07221111A (ja) | 1994-01-31 | 1994-01-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1001494A JPH07221111A (ja) | 1994-01-31 | 1994-01-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221111A true JPH07221111A (ja) | 1995-08-18 |
Family
ID=11738547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1001494A Pending JPH07221111A (ja) | 1994-01-31 | 1994-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221111A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7226846B2 (en) | 2004-01-07 | 2007-06-05 | Oki Electric Industry Co., Ltd. | Method of dry etching semiconductor substrate to reduce crystal defects in a trench |
| JP2014220277A (ja) * | 2013-05-01 | 2014-11-20 | 信越半導体株式会社 | 半導体デバイス用シリコン単結晶ウェーハ及びそれを用いた半導体デバイスの製造方法 |
-
1994
- 1994-01-31 JP JP1001494A patent/JPH07221111A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7226846B2 (en) | 2004-01-07 | 2007-06-05 | Oki Electric Industry Co., Ltd. | Method of dry etching semiconductor substrate to reduce crystal defects in a trench |
| JP2014220277A (ja) * | 2013-05-01 | 2014-11-20 | 信越半導体株式会社 | 半導体デバイス用シリコン単結晶ウェーハ及びそれを用いた半導体デバイスの製造方法 |
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