JPH07212524A - 画像読取装置 - Google Patents

Abstract

(57)【要約】 【目的】 画像読取装置において、画素密度が高密度に
なった場合においても、隣接する薄膜トランジスタのソ
ース・ドレイン間を確実にシールドすることができる構
造を得る。 【構成】 ブロック転送用の薄膜トランジスタ及びリセ
ット用の薄膜トランジスタを有する画像読取装置におい
て、受光素子アレイ１１から近い順に、リセット用薄膜
トランジスタＴR、これをリセットするリセット電位線
４１、転送用の薄膜トランジスタＴTの順に配置し、転
送用薄膜トランジスタＴTのソース電極３５と、隣接す
る転送用薄膜トランジスタＴTのドレイン電極３６との
間に配置して両電極をシールドするシールド線４２を、
前記リセット電位線４１に接続して設けることにより、
クロストークの発生を防止して暗出力のばらつきを少な
くする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、イメージスキャナやフ
ァクシミリ等における原稿画像の読み取りに使用される
画像読取装置に係り、特に画素が高密度に配置された画
像読取装置において、画像を読み取りに際して正確な読
み取りが可能な画像読取装置に関する。

【０００２】

【従来の技術】原稿等の画像を読み取る画像読取装置と
しては、例えば、原稿上の画像情報を受光素子アレイを
構成する多数の受光素子に１：１に投影させて電気信号
に変換する密着型イメージセンサが知られている。この
密着型イメージセンサには、画像を多数の画素に分割
し、各画素からの反射光により各受光素子で発生した電
荷を薄膜トランジスタ（ＴＦＴ）を使用して特定のブロ
ック単位で配線容量に一時的に蓄積し、この蓄積電荷に
よる電位変化を電気信号として時系列的に順次読み出す
ＴＦＴ駆動型がある。このＴＦＴ駆動型のイメージセン
サによれば、ＴＦＴの動作により受光素子アレイを複数
のブロックに分けて順次配線容量に転送した後に読み取
るので、単一の駆動用ＩＣで読み取りが可能となり、受
光素子アレイを複数のブロック毎に各駆動用ＩＣにより
読み取る方式に比較して駆動用ＩＣの個数を少なくでき
るという利点がある。

【０００３】ＴＦＴ駆動型イメージセンサは、その等価
回路を図１３に示すように、複数の受光素子１から成り
原稿幅と略同じ長さのライン状に配置した受光素子アレ
イ１１と、各受光素子に１：１に対応する複数の第１の
薄膜トランジスタＴTi,j（i＝１〜Ｎ，j＝１〜ｎ）から
成る第１の薄膜トランジスタ群１２と、各受光素子１に
１：１に対応する複数の第２の薄膜トランジスタＴRi,j
（i＝１〜Ｎ，j＝１〜ｎ）から成る第２の薄膜トランジ
スタ群１３と、多層に形成されたマトリクス配線１４と
から構成されている。

【０００４】受光素子アレイ１１は、Ｎ個のブロックの
受光素子群１０に分割され、各受光素子１はフォトダイ
オードＰと寄生容量Ｃにより等価的に表わすことができ
る。各受光素子１は各薄膜トランジスタＴTi,j及び各薄
膜トランジスタＴRi,jのドレイン電極にそれぞれ接続さ
れている。また、各薄膜トランジスタＴRi,jのソース電
極は接地され、各薄膜トランジスタＴTi,jのソース電極
は、マトリクス状配線１４を介して各ブロックを構成す
る受光素子毎にｎ本の共通信号線１５に接続され、各共
通信号線１５は信号検出用ＩＣ１６に接続されている。

【０００５】各薄膜トランジスタＴTi,jのゲート電極
は、ブロックを構成する各薄膜トランジスタが同時に導
通するようにブロック毎に、ゲートパルス発生回路１７
に接続されている。従って、各受光素子１で発生する光
電荷は、受光素子１の寄生容量Ｃp、薄膜トランジスタ
ＴTi,jのドレイン・ゲート電極間のオーバーラップ容量
及び薄膜トランジスタＴRi,jのドレイン・ゲート電極間
のオーバーラップ容量に蓄積された後、薄膜トランジス
タＴTi,jを電荷転送用のスイッチとしてブロック毎に順
次多層配線１４の配線容量ＣLi（i＝１〜ｎ）に転送蓄
積される。

【０００６】すなわち、ゲートパルス発生回路１７に接
続されるゲート線ＧTi（i＝１〜Ｎ）のうち、先ずゲー
ト線ＧT1にゲートパルスφＧT1が印加され、第１の薄膜
トランジスタＴT1,1〜薄膜トランジスタＴT1,nをオンに
し、第１のブロックの各受光素子で発生した電荷が各配
線容量ＣLiに転送蓄積される。そして、各配線容量ＣLi
に蓄積された電荷により各共通信号線１５の電位が変化
し、この電圧値を信号検出用ＩＣ１６内のアナログスイ
ッチＳＷi（i＝１〜ｎ）（図示せず）を順次オンさせて
時系列的に出力線１８に抽出して信号を読み取る。信号
読み取り後、ゲートパルス発生回路１７に接続されるゲ
ート線ＧRi（i＝１〜Ｎ）のうち、ゲート線ＧR1にゲー
トパルスφＧR1が印加され、第２の薄膜トランジスタＴ
R1,1〜薄膜トランジスタＴR1,nをオンにして第２の薄膜
トランジスタＴRi,jのソース電極側をグランドレベルと
し、各受光素子の寄生容量と第１の薄膜トランジスタＴ
Ti,j及び第２の薄膜トランジスタＴRi,jのドレイン、ゲ
ート電極間のオーバーラップ容量に残された残留電荷を
放電させる（リセット動作）。

【０００７】同様にして、ゲートパルスφＧR2〜ゲート
パルスφＧRnにより、第２〜第Ｎのブロックの第１の薄
膜トランジスタＴT2,1〜ＴT2,nからＴTN,1〜ＴTN,nまで
がブロック毎にオンすることにより、ブロック毎に受光
素子側の電荷が転送され、順次読み出すことにより、原
稿の主走査方向の１ラインの画像を得た後に前記リセッ
ト動作を行ない、ローラ等の原稿送り手段（図示せず）
により原稿を副走査方向に移動させて前記動作を繰り返
し、原稿面全体の画像信号を得ることができ（特開平２
−２６５３６２）。

【０００８】上記構造の画像読取装置においては、薄膜
トランジスタＴTが主走査方向に配設されるので、薄膜
トランジスタＴTi,jのソース電極と、これに隣接する薄
膜トランジスタＴTi,jのドレイン電極との間が近接する
ようになっている。ここにおいて、ドレイン側とソース
側の容量に差があるので、ドレイン電極の変化が数Ｖ程
度であるのに対し、ソース電極の変化が数十〜数百ｍＶ
程度となり、隣接する薄膜トランジスタのドレイン電極
の電位変化の影響をソース電極が受けてクロストークが
発生する現象が生じる。その結果、正確な電荷を読み出
すことができなくなり、画像読取装置における階調の再
現性を悪くするという問題があった。このような問題を
排除するため、例えば特開平３−２９５２７５号公報に
開示されるように、各薄膜トランジスタを覆う遮光層を
設け、この遮光層を接地してグランド電位層とし、この
グランド電位層が各薄膜トランジスタのドレイン電極を
覆うようにすることにより、隣接する薄膜トランジスタ
のソース・ドレイン間容量をシールドすることが提案さ
れている。

【０００９】

【発明が解決しようとする問題点】しかしながら、画素
密度が高密度になって配線密度が増加すると、上記特開
平３−２９５２７５号公報に示されるようなグランド電
位層を、薄膜トランジスタによる電荷転送領域に設ける
と、グランド電位層に接続されるグランド線と各信号線
との間にカップリング容量等が形成され、この容量によ
り各画素毎にフィードスルー電圧の相違等が発生し、正
確な電荷を読み取ることができないという問題が生じ
る。

【００１０】本発明は上記実情に鑑みてなされたもの
で、画素密度が高密度になった場合においても、隣接す
る薄膜トランジスタのソース・ドレイン間を確実にシー
ルドすることができる画像読取装置の構造を提供するこ
とを目的とする。

【００１１】

【課題を解決するための手段】上記従来例の問題点を解
決するため請求項１の発明は、複数画素の受光素子を１
ブロックとし、複数ブロックを主走査方向にアレイ状に
配列した受光素子アレイと、前記各受光素子に接続し、
前記受光素子に発生した電荷をブロック毎に転送する第
１の薄膜トランジスタから成る第１のスイッチング素子
群と、前記各受光素子に接続し、転送動作後に受光素子
に残留する電荷をブロック毎に一定電位にリセットする
第２の薄膜トランジスタから成る第２のスイッチング素
子群と、前記各第１の薄膜トランジスタに接続し、転送
された電荷を保持する配線から成る配線群と、前記配線
群の各配線にマトリクス状に接続し、１ブロックを構成
する受光素子の個数に対応する数の共通信号線を設け、
この共通信号線を介して前記電荷を画像信号として時系
列的に出力するとともに、出力後に前記各配線に残留す
る電荷を一定電位にリセットする信号検出用ＩＣと、を
具備する画像読取装置において、次の構成を特徴として
いる。前記主走査方向に直交する副走査方向に前受光素
子アレイから近い順に、前記第２の薄膜トランジスタ、
第２の薄膜トランジスタによりリセットするリセット電
位線、前記第１の薄膜トランジスタの順に配置する。前
記第１の薄膜トランジスタのソース電極と、隣接する第
１の薄膜トランジスタのドレイン電極との間に配置して
両電極をシールドするシールド線を、前記リセット電位
線に接続して設ける。

【００１２】請求項２は、請求項１の画像読取装置にお
いて、前記第１の薄膜トランジスタ及び第２の薄膜トラ
ンジスタを薄膜プロセスで形成し、前記シールド線を前
記リセット電位線と同層に形成したことを特徴としてい
る。

【００１３】請求項３は、請求項１の画像読取装置にお
いて、前記第１の薄膜トランジスタ及び第２の薄膜トラ
ンジスタを薄膜プロセスで形成し、前記シールド線を前
記第１の薄膜トランジスタのソース電極及びドレイン電
極と同層に形成したことを特徴としている。

【００１４】請求項４は、複数画素の受光素子を１ブロ
ックとし、複数ブロックを主走査方向にアレイ状に配列
した受光素子アレイと、前記各受光素子に接続し、前記
受光素子に発生した電荷を全画素分同時に一括転送する
第１の薄膜トランジスタから成る第１のスイッチング素
子群と、前記各受光素子に接続し、一括転送動作後に受
光素子に残留する電荷を全画素分同時に一定電位にリセ
ットする第２の薄膜トランジスタから成る第２のスイッ
チング群と、前記各第１の薄膜トランジスタに接続さ
れ、一括転送された電荷を保持する容量部から成る容量
部群と、前記各第１の薄膜トランジスタに接続し、前記
容量部に保持された電荷をブロック毎に転送する第３の
薄膜トランジスタから成る第３のスイッチング素子群
と、前記各第３の薄膜トランジスタに接続し、ブロック
転送された電荷を保持する配線から成る配線群と、前記
配線群の各配線にマトリクス状に接続し、１ブロックを
構成する受光素子の個数に対応する数の共通信号線を設
け、この共通信号線を介して前記電荷を画像信号として
時系列的に出力するとともに、出力後に前記各配線に残
留する電荷を一定電位にリセットする信号検出用ＩＣ
と、を具備する画像読取装置において、次の構成を特徴
としている。前記主走査方向に直交する副走査方向に前
受光素子アレイから近い順に、前記第２の薄膜トランジ
スタ、第２の薄膜トランジスタによりリセットするリセ
ット電位線、前記第１の薄膜トランジスタ、前記容量
部、第３の薄膜トランジスタの順に配置する。前記第１
の薄膜トランジスタのソース電極と、隣接する第１の薄
膜トランジスタのドレイン電極との間に配置して両電極
をシールドするシールド線を、前記リセット電位線に接
続して設ける。

【００１５】請求項５は、請求項４の画像読取装置にお
いて、前記第１の薄膜トランジスタ及び第２の薄膜トラ
ンジスタを薄膜プロセスで形成し、前記シールド線を前
記リセット電位線と同層に形成することを特徴としてい
る。

【００１６】請求項６は、請求項４の画像読取装置にお
いて、前記第１の薄膜トランジスタ及び第２の薄膜トラ
ンジスタを薄膜プロセスで形成し、前記シールド線を前
記第１の薄膜トランジスタのソース電極及びドレイン電
極と同層に形成することを特徴としている。

【００１７】請求項７は、複数画素の受光素子を１ブロ
ックとし、複数ブロックを主走査方向にアレイ状に配列
した受光素子アレイと、前記各受光素子に接続し、前記
受光素子に発生した電荷を全画素分同時に一括転送する
第１の薄膜トランジスタから成る第１のスイッチング素
子群と、前記各受光素子に接続し、一括転送動作後に受
光素子に残留する電荷を全画素分同時に一定電位にリセ
ットする第２の薄膜トランジスタから成る第２のスイッ
チング群と、前記各第１の薄膜トランジスタに接続さ
れ、一括転送された電荷を保持する容量部から成る容量
部群と、前記各第１の薄膜トランジスタに接続し、前記
容量部に保持された電荷をブロック毎に転送する第３の
薄膜トランジスタから成る第３のスイッチング素子群
と、前記各第３の薄膜トランジスタに接続し、ブロック
転送された電荷を保持する配線から成る配線群と、前記
配線群の各配線にマトリクス状に接続し、１ブロックを
構成する受光素子の個数に対応する数の共通信号線を設
け、この共通信号線を介して前記電荷を画像信号として
時系列的に出力するとともに、出力後に前記各配線に残
留する電荷を一定電位にリセットする信号検出用ＩＣ
と、を具備する画像読取装置において、次の構成を特徴
としている。前記主走査方向に直交する副走査方向に前
受光素子アレイから近い順に、前記第２の薄膜トランジ
スタ、第２の薄膜トランジスタによりリセットするリセ
ット電位線、前記第１の薄膜トランジスタ、前記容量
部、第３の薄膜トランジスタの順に配置する。前記各第
１の薄膜トランジスタと各第２の薄膜トランジスタとを
接続する個別配線部と共通電位線とにより絶縁膜を挟ん
で前記容量部を形成する。前記第３の薄膜トランジスタ
のソース電極と、隣接する第３の薄膜トランジスタのド
レイン電極との間に配置して両電極をシールドするシー
ルド線を、前記容量部の共通電位線に接続して設ける。

【００１８】請求項８は、請求項７の画像読取装置にお
いて、前記第１の薄膜トランジスタ及び第３の薄膜トラ
ンジスタを薄膜プロセスで形成し、前記シールド線を前
記共通電位線と同層に形成することを特徴としている。

【００１９】請求項９は、請求項８の画像読取装置にお
いて、前記第１の薄膜トランジスタ及び第３の薄膜トラ
ンジスタを薄膜プロセスで形成し、前記シールド線を前
記第３の薄膜トランジスタのソース電極及びドレイン電
極と同層に形成することを特徴としている。

【００２０】

【作用】請求項１及び請求項４の発明によれば、電荷転
送用（請求項４においては一括転送用）の第１の薄膜ト
ランジスタのソース電極と、隣接する第１の薄膜トラン
ジスタのドレイン電極との間に配置して両電極をシール
ドするシールド線を設けたので、前記薄膜トランジスタ
のドレイン・ソース電極間の結合容量を、薄膜トランジ
スタのソース電極と前記シールド線間の容量、及び、薄
膜トランジスタのドレイン電極と前記シールド線間の容
量に変換できる。また、シールド線はリセット電位線に
接続されているので、リセット電位線は一定電位となっ
ているので、シールド線を常時一定電位とすることがで
きる。

【００２１】請求項２及び請求項５の発明によれば、シ
ールド線とリセット電位線と同層に形成するので、薄膜
製造プロセス中において、これらを同時にパターニング
することができ、プロセス工程の簡略化を図ることがで
きる。

【００２２】請求項３及び請求項６の発明によれば、シ
ールド線と、第１の薄膜トランジスタのソース電極及び
ドレイン電極とを同層に形成するので、薄膜製造プロセ
ス中において、これらを同時にパターニングすることが
でき、プロセス工程の簡略化を図ることができる。

【００２３】請求項７の発明によれば、請求項４に加え
て、ブロック転送用の第３の薄膜トランジスタのソース
電極と、隣接する第３の薄膜トランジスタのドレイン電
極との間に配置して両電極をシールドするシールド線を
設けたので、前記薄膜トランジスタのドレイン・ソース
電極間の結合容量を、薄膜トランジスタのソース電極と
前記シールド線間の容量、及び、薄膜トランジスタのド
レイン電極と前記シールド線間の容量に変換できる。ま
た、シールド線は、個別配線部と共通電位線とにより絶
縁膜を挟んで形成された容量部の共通電位線に接続さ
れ、共通電位線は一定電位となっているので、シールド
線を常時一定電位とすることができる。

【００２４】請求項８の発明によれば、シールド線と共
通電位線とを同層に形成するので、薄膜製造プロセス中
において、これらを同時にパターニングすることがで
き、プロセス工程の簡略化を図ることができる。

【００２５】請求項９の発明によれば、シールド線と、
第３の薄膜トランジスタのソース電極及びドレイン電極
とを同層に形成するので、薄膜製造プロセス中におい
て、これらを同時にパターニングすることができ、プロ
セス工程の簡略化を図ることができる。

【００２６】

【実施例】本発明の一実施例に係る画像読取装置につい
て図１ないし図６を参照しながら説明する。図中、図１
３と同一の構成をとる部分については同一符号を付して
いる。図４は、画像読取装置の全体を示す構成図であ
り、ガラス基板（図示せず）上の中央部に、ガラス基板
の長手方向（主走査方向）に沿って、複数の受光素子か
ら成る受光素子アレイ１１が配置されている。受光素子
アレイ１１は複数のブロックの受光素子群１０に分割さ
れ、図１３と同様にブロック毎に各受光素子に発生する
電荷を配線容量ＣLに転送して読み取るように構成され
ている。受光素子アレイ１１の一側には、主走査方向に
直交する副走査方向に受光素子アレイ１１から近い順
に、リセット用の薄膜トランジスタＴRから構成される
薄膜トランジスタ群１３、この薄膜トランジスタＴRを
リセットするためのリセット電位線、ブロック転送用の
薄膜トランジスタＴTから構成される薄膜トランジスタ
群１２が配置されている。

【００２７】次に、本発明の特徴的な構成部分につい
て、図１を参照しながら説明する。受光素子アレイ１１
を構成する各受光素子１は、主走査方向に帯状に形成さ
れた共通電極１ａ及び光電変換層１ｂと、光電変換層１
ｂ上に離散的に形成された個別電極１ｃとから構成され
ている。受光素子１の一側には、上記したように、リセ
ット用の薄膜トランジスタＴR、転送用の薄膜トランジ
スタＴTの順で配置されている。各薄膜トランジスタ
は、図１（ｂ）の薄膜トランジスタＴTに示されるよう
に、ゲート電極３１、ゲート絶縁層３２、半導体活性層
３３と、チャネル保護層３４と、ソース電極３５及びド
レイン電極３６をガラス基板３０上に積層して構成され
ている。

【００２８】各薄膜トランジスタＴRのゲート電極３１
は、主走査方向に伸長するゲート信号線ＧRから引き出
されている。各薄膜トランジスタＴTのゲート電極３１
は、主走査方向に伸長するゲート信号線ＧTから引き出
されている。受光素子１の個別電極１ｃ、薄膜トランジ
スタＴRのドレイン電極３６、薄膜トランジスタＴTのド
レイン電極３６は、それぞれコンタクト孔１００を介し
て配線３８により互に接続されている。また、各薄膜ト
ランジスタＴTのソース電極３５は、配線３９及びコン
タクト孔１００を介してマトリクス配線１４に接続され
ている。

【００２９】各薄膜トランジスタＴRのソース電極３５
は、配線４０及びコンタクト孔１００を介して主走査方
向に伸長するリセット電位線４１に接続されている。ま
た、このリセット電位線４１からは、薄膜トランジスタ
ＴTのソース電極３５と、これに隣接する薄膜トランジ
スタＴTのドレイン電極３６との間に延長されるシール
ド線４２が形成されている。このシールド線４２は、リ
セット電位線４１及びゲート電極３１のパターニング時
に同時に形成することができるので、製造工程の増加を
ともなうことがない。このシールド線４２を配置したこ
とにより、隣接する薄膜トランジスタＴTのドレイン・
ソース電極間に発生する結合容量を、薄膜トランジスタ
ＴTのソース電極３５と前記シールド線４２間の容量、
及び、薄膜トランジスタＴTのドレイン電極３６と前記
シールド線４２間の容量に変換することができ、隣接す
る薄膜トランジスタＴTのソース・ドレイン電極間をシ
ールドすることができる。

【００３０】図１の実施例においては、シールド線４２
をリセット電位線４１から引き出して形成したが、薄膜
トランジスタＴTのソース電極３５及びドレイン電極３
６と同じ層に形成してもよい。すなわち、図２に示すよ
うに、薄膜トランジスタＴTのソース電極３５及びドレ
イン電極３６の形成時のパターニングにより、隣接する
薄膜トランジスタのソース・ドレイン電極間にシールド
線４２を形成し、このシールド線４２をコンタクト孔１
０１を介して、配線３８,３９,４０と同時に形成される
接続線４８に接続し、この接続線４８とリセット電位線
４１とがコンタクト孔１０２を介して接続するようにし
てもよい。また、図３に示すように、薄膜トランジスタ
ＴTを覆う絶縁層３７の上部において、隣接する薄膜ト
ランジスタＴTのソース・ドレイン電極間にシールド線
４２を形成し、このシールド線４２を図２と同様にコン
タクト孔を介してリセット電位線４１に接続するように
してもよい。この場合、シールド線４２は、配線３８、
３９、４０のパターニングと同時に形成することができ
る。更に、上記各実施例においては、シールド線４２を
それぞれ単層としたが、図１〜図３のシールド線４２を
組み合わせて配置した多層構造としてもよい。

【００３１】上記画像読取装置の１画素分の回路構成に
ついて、図５を参照しながら説明する。すなわち、１画
素分の等価回路は、フォトダイオードＰとその寄生容量
Ｃpとで表わせる受光素子１と、電荷転送用の薄膜トラ
ンジスタＴTと、リセット用の薄膜トランジスタＴRと、
配線容量ＣLと、信号検出用ＩＣ１６中の電位検出アン
プ２１及び配線リセット用のＭＯＳトランジスタ２２
と、から構成されている。受光素子１は、薄膜トランジ
スタＴT及び薄膜トランジスタＴRのドレイン電極に接続
されている。薄膜トランジスタＴRのソース電極は、リ
セット電位線４１を介してリセット電圧ＶRに接続され
ている。薄膜トランジスタＴTのソース電極は、共通信
号線１５を介して信号検出用ＩＣ１６内の電位検出アン
プ２１及び配線リセット用のＭＯＳトランジスタ２２に
接続されている。薄膜トランジスタＴTのゲート電極
は、ブロック毎に薄膜トランジスタＴTをオンさせるゲ
ートパルス発生回路１６に接続されている。

【００３２】従って、受光素子１で発生する光電荷は、
一定時間受光素子の寄生容量Ｃpと薄膜トランジスタＴT
のドレイン・ゲート間のオーバーラップ容量ＣGD及び薄
膜トランジスタＴRのドレイン・ゲート間のオーバーラ
ップ容量ＣGD、配線３８とゲート信号線ＧRとの交差部
容量（図１）、配線３８とリセット電位線４１との交差
部容量（図１）に蓄積された後、ゲートパルスφGTによ
り薄膜トランジスタＴTがオンし、薄膜トランジスタＴT
を電荷転送用のスイッチとして配線容量ＣLに転送蓄積
される。この蓄積電荷により、共通信号線１５の電位が
変化し、薄膜トランジスタＴTがオンになった後、この
電圧値を信号検出用ＩＣ１６内の電位検出アンプ２１に
より増幅して出力する。電圧検出後、ＭＯＳトランジス
タ２２により配線容量ＣLはリセットされ、リセット終
了後の電位を基準電圧として検知する。次に、ゲートパ
ルスφGRが薄膜トランジスタＴRのゲート電極に印加し
て、薄膜トランジスタＴRをオンし、寄生容量Ｃpと薄膜
トランジスタＴTのドレイン・ゲート間のオーバーラッ
プ容量ＣGD及び薄膜トランジスタＴRのドレイン・ゲー
ト間のオーバーラップ容量ＣGD、各交差部容量に残され
た未転送の残留電荷を一定電位にリセットする。

【００３３】図５の薄膜トランジスタＴTのドレイン電
極側（Ａ点）及び薄膜トランジスタＴTのソース電極側
（Ｂ点）における電荷転送時の電位変化について、図６
を参照しながら説明する。薄膜トランジスタＴTのドレ
イン電極側（Ａ点）では、光電荷蓄積時に電位が上昇し
（明状態の時の方が暗状態の時より上昇幅が大きい）。
薄膜トランジスタＴTがオンになると、フィードスルー
電圧（Ｖf1）分だけ電位が急竣に上昇する。その後、ソ
ース電極の電位に対して平衡状態になるように電荷が転
送されて電位が下降し、薄膜トランジスタＴTがオフに
なると、フィードスルー電圧（Ｖf1）分だけ電位が急竣
に下降する。このときの電位が残留電荷分である。続い
て、薄膜トランジスタＴRがオンになると、再びフィー
ドスルー電圧（Ｖf2）分だけ電位が急竣に上昇し、薄膜
トランジスタＴRのソース電極の電位すなわちＶR電位に
なるまで電荷が転送されて電位が下降し、薄膜トランジ
スタＴRがオフになると、フィードスルー電圧（Ｖf2）
分だけ電位が急竣に下降する。この時の電位が、新たな
電荷蓄積の始まりとなる。

【００３４】一方、薄膜トランジスタＴTのソース電極
側（Ｂ点）では、光電荷蓄積時に電位は一定で、薄膜ト
ランジスタＴTがオンになると、フィードスルー電圧
（Ｖf3）分だけ電位が急竣に上昇する。このときのドレ
イン電極の電位に対して平衡状態になるように電荷が転
送されて電位が上昇し、薄膜トランジスタＴTがオフに
なると、フィードスルー電圧（Ｖf3）分だけ電位が急竣
に下降する。このときの電位は、転送された電荷量を反
映しているので、この電位（信号電位）を検出する。こ
のとき、隣接する薄膜トランジスタＴTのソース・ドレ
イン間に結合容量を持っているとクロストークを起こ
し、正確な電荷を読み出すことができない。上記実施例
によれば、隣接する薄膜トランジスタＴTのソース・ド
レイン間をシールド線４２によりシールドしたので、ク
ロストークの発生を防止することができる。

【００３５】そして、ＭＯＳトランジスタ２２がオンに
なると、フィードスルー電圧分だけ電位が急竣に下降
し、ＶIC電位になるまで電荷が転送されて電位は下降す
る。このときのリセットは、ＭＯＳトランジスタ２２の
オン抵抗が薄膜トランジスタにくらべて小さいので、フ
ィードスルー電圧（Ｖf3）による降下と重なる。そし
て、ＭＯＳトランジスタ２２がオフとなり、フィードス
ルー電圧（Ｖf4）分急竣に上昇する。このときの電位が
最初の段階の電位であり、この電位を基準として前記信
号電位を検知し、両者の電位差がセンサ出力となる。

【００３６】本発明の他の実施例について図７ないし図
１２を参照しながら説明する。図１ないし図１１の画像
読取装置は、ブロック毎の電荷転送に先立ち、受光素子
１に発生した電荷を一時蓄積容量部に一括して転送する
形式のものである。この一括転送型のイメージセンサに
おいても、上記従来例と同様に隣接する薄膜トランジス
タのソース・ドレイン電極間に結合容量が生じて正確な
読み取りに支障を来すという問題がある。

【００３７】図１０は、一括転送型の画像読取装置の全
体を示す構成図であり、図４と同様の構成をとる部分に
ついては同一符号を付している。異なる構成を中心に説
明すると、受光素子アレイ１１とリセット用薄膜トラン
ジスタＴRから構成される薄膜トランジスタ群１３との
間に、付加容量ＣADD群５１が形成されている。薄膜ト
ランジスタ群１３の外側には、前記受光素子１に発生し
た電荷を全画素分同時に一括転送する薄膜トランジスタ
ＴTから構成される薄膜トランジスタ群５２が配置され
ている。薄膜トランジスタＴTの外側には、一括転送さ
れた電荷を蓄積する一時蓄積用容量ＣT群５３が配置さ
れている。一時蓄積用容量ＣT群５３の外側には、一時
蓄積用容量ＣTに蓄積された電荷をブロック毎に容量部
ＣLに転送するブロック転送用の薄膜トランジスタＴMか
ら構成される薄膜トランジスタ群５４が配置されてい
る。

【００３８】図７は、一括転送型のイメージセンサにお
いて、第１の実施例の図１に対応する平面説明図であ
る。受光素子アレイ１１を構成する各受光素子１は、主
走査方向に帯状に形成された共通電極１ａ及び光電変換
層１ｂと、光電変換層１ｂ上に離散的に形成された個別
電極１ｃとから構成されている。受光素子１の一側に
は、リセット用の薄膜トランジスタＴR、一括転送用の
薄膜トランジスタＴT、ブロック転送用の薄膜トランジ
スタＴMの順で副走査方向に配置されている。各薄膜ト
ランジスタは、図１（ｂ）の薄膜トランジスタＴTに示
されるように、ゲート電極３１、ゲート絶縁層３２、半
導体活性層３３、チャネル保護層３４、ソース電極３５
及びドレイン電極３６をガラス基板３０上に積層して構
成されている。

【００３９】各薄膜トランジスタＴRのゲート電極３１
は、主走査方向に伸長するゲート信号線ＧRから引き出
されている。各薄膜トランジスタＴTのゲート電極３１
は、主走査方向に伸長するゲート信号線ＧTから引き出
されている。同様に、各薄膜トランジスタＴMのゲート
電極３１は、主走査方向に伸長するゲート信号線ＧMか
ら引き出されている。受光素子１の個別電極１ｃ、薄膜
トランジスタＴRのドレイン電極３６、薄膜トランジス
タＴTのドレイン電極３６は、それぞれコンタクト孔１
００を介して配線３８により互に接続されている。薄膜
トランジスタＴTと薄膜トランジスタＴMとの間には、薄
膜トランジスタＴTのソース電極３５と薄膜トランジス
タＴMのドレイン電極３５とを接続する個別配線部４３
の方形状部４４と、主走査方向に伸長する共通電位線４
５とによりゲート絶縁層３２及び絶縁層３７を挟むこと
により、一時蓄積容量部ＣTを形成している。共通電位
線４５は接地されて一定電位を保持している。また、各
薄膜トランジスタＴMのソース電極３５は、配線４６を
介してマトリクス配線１４に接続されている。

【００４０】各薄膜トランジスタＴRのソース電極３５
は、配線４０及びコンタクト孔１００を介して主走査方
向に伸長するリセット電位線４１に接続されている。ま
た、このリセット電位線４１からは、薄膜トランジスタ
ＴTのソース電極３５と、これに隣接する薄膜トランジ
スタＴTのドレイン電極３６との間に延長されるシール
ド線４２が形成されている。このシールド線４２は、図
１と同様に、リセット電位線４１及びゲート電極３１の
パターニング時に同時に形成される。また、シールド線
４２は、前記図２及び図３に示したように、薄膜トラン
ジスタＴTのソース電極３５及びドレイン電極３６と同
じ層や、薄膜トランジスタＴTを覆う絶縁層３７の上部
に形成される配線３８、３９、４０と同じ層に形成して
もよい。このシールド線４２を配置したことにより、隣
接する薄膜トランジスタＴTのドレイン・ソース電極間
に発生する結合容量を、薄膜トランジスタＴTのソース
電極３５と前記シールド線４２間の容量、及び、薄膜ト
ランジスタＴTのドレイン電極３６と前記シールド線４
２間の容量に変換することができ、隣接する薄膜トラン
ジスタＴTのソース・ドレイン電極間をシールドするこ
とができる。

【００４１】また、前記共通電位線４５からは、薄膜ト
ランジスタＴMのソース電極３５と、これに隣接する薄
膜トランジスタＴMのドレイン電極３６との間に延長さ
れるシールド線４７が形成されている。このシールド線
４７は、共通電位線４５のパターニング時に同時に形成
されるので、製造工程の増加をともなうことがない。こ
のシールド線４７を配置したことにより、隣接する薄膜
トランジスタＴMのドレイン・ソース電極間に発生する
結合容量を、薄膜トランジスタＴMのソース電極３５と
前記シールド線４７間の容量、及び、薄膜トランジスタ
ＴMのドレイン電極３６と前記シールド線４７間の容量
に変換することができ、隣接する薄膜トランジスタＴM
のソース電極・ドレイン電極間をシールドすることがで
きる。

【００４２】上記実施例における隣接する薄膜トランジ
スタＴM間のシールド線４７は、共通電位線４５から引
き出して形成したが、薄膜トランジスタＴMのソース電
極３５及びドレイン電極３６と同じ層に形成してもよ
い。すなわち、図８に示すように、薄膜トランジスタＴ
Tのソース電極３５及びドレイン電極３６の形成時のパ
ターニングにより隣接する薄膜トランジスタのソース・
ドレイン電極間にシールド線４７を形成し、このシール
ド線４７をコンタクト孔１０３を介して、配線３８,個
別配線部４３,配線４０と同時に形成される接続線４９
に接続し、この接続線４９と共通電位線４５とがコンタ
クト孔１０４を介して接続するようにしてもよい。ま
た、図９に示すように、薄膜トランジスタＴMを覆う絶
縁層３７の上部において、隣接する薄膜トランジスタＴ
Mのソース・ドレイン電極間にシールド線４７を形成
し、このシールド線４７を図８と同様にコンタクト孔を
介して共通電位線４５に接続するようにしてもよい。こ
の場合、シールド線４７は、配線３８、４０、及び個別
配線部４６のパターニングと同時に形成することができ
る。更に、図７〜図９においては、シールド線４７をそ
れぞれ単層としたが、図７〜図９のシールド線４７を組
み合わせて配置した多層構造としてもよい。

【００４３】上記画像読取装置の１画素分の回路構成に
ついて、図１１を参照しながら説明する。すなわち、各
色を読み取る１画素分の等価回路は、フォトダイオード
Ｐとその寄生容量Ｃpとで表わせる受光素子１と、付加
容量ＣADDと、一括転送用の薄膜トランジスタＴTと、リ
セット用の薄膜トランジスタＴRと、ブロック転送用薄
膜トランジスタＴMと、一括転送用容量ＣTと、配線容量
ＣLと、信号検出用ＩＣ１６中の電位検出アンプ２１及
び配線リセット用のＭＯＳトランジスタ２２と、から構
成されている。受光素子１は、薄膜トランジスタＴT及
び薄膜トランジスタＴRのドレイン電極に接続されてい
る。薄膜トランジスタＴRのソース電極は、リセット電
位線４１を介してリセット電圧ＶRに接続されている。
付加容量ＣADDは、薄膜トランジスタＴRのドレイン電極
とソース電極間に形成されている。薄膜トランジスタＴ
Tのソース電極は、薄膜トランジスタＴMのドレイン電極
及び一括転送用容量ＣTに接続され、薄膜トランジスタ
ＴMのソース電極は、共通信号線１５を介して信号検出
用ＩＣ１６内の電位検出アンプ２１及び配線リセット用
のＭＯＳトランジスタ２２に接続されている。薄膜トラ
ンジスタＴTのゲート電極は、一括して同時に薄膜トラ
ンジスタＴTをオンさせるゲート線ＧTに接続されてい
る。薄膜トランジスタＴMのゲート電極は、ブロック毎
に薄膜トランジスタＴMをオンさせるゲート線ＧMに接続
されている。

【００４４】従って、受光素子１で発生する光電荷は、
一定時間受光素子の寄生容量Ｃp、付加容量ＣADD、薄膜
トランジスタＴTのドレイン・ゲート間のオーバーラッ
プ容量ＣGD及び薄膜トランジスタＴRのドレイン・ゲー
ト間のオーバーラップ容量ＣGDに蓄積された後、ゲート
パルスφGTにより薄膜トランジスタＴTがオンし、薄膜
トランジスタＴTを一括転送用のスイッチとして一括転
送容量ＣTに転送蓄積される。次に、ゲートパルスφGR
が薄膜トランジスタＴRのゲート電極に印加して、薄膜
トランジスタＴRをオンし、寄生容量Ｃp、付加容量ＣAD
D、薄膜トランジスタＴTのドレイン・ゲート間のオーバ
ーラップ容量ＣGD及び薄膜トランジスタＴRのドレイン
・ゲート間のオーバーラップ容量ＣGDに残された未転送
の残留電荷を一定電位にリセットする。リセット後、ゲ
ートパルスφGMにより薄膜トランジスタＴMがオンし、
薄膜トランジスタＴMを順次転送用のスイッチとしてブ
ロック毎に配線容量ＣLに転送蓄積される。この蓄積電
荷により、共通信号線１５の電位が変化し、薄膜トラン
ジスタＴMがオンになった後、この電圧値を信号検出用
ＩＣ１６内の電位検出アンプ２１により増幅して出力す
る。電圧検出後、ＭＯＳトランジスタ２２により配線容
量ＣLはリセットされ、リセット終了後の電位を基準電
圧として検知する。

【００４５】図１１の薄膜トランジスタＴTのドレイン
電極側（Ａ点）及び薄膜トランジスタＴTのソース電極
側（Ｂ点）における電荷転送時の電位変化について、図
１２を参照しながら説明する。薄膜トランジスタＴTの
ドレイン電極側（Ａ点）では、光電荷蓄積時に電位が上
昇し（明状態の時の方が暗状態の時より上昇幅が大き
い）。薄膜トランジスタＴTがオンになると、フィード
スルー電圧（Ｖf1）分だけ電位が急竣に上昇する。その
後、ソース電極の電位に対して平衡状態になるように電
荷が転送されて電位が下降し、薄膜トランジスタＴTが
オフになると、フィードスルー電圧（Ｖf1）分だけ電位
が急竣に下降する。このときの電位が残留電荷分であ
る。続いて、薄膜トランジスタＴRがオンになると、再
びフィードスルー電圧（Ｖf2）分だけ電位が急竣に上昇
し、薄膜トランジスタＴRのソース電極の電位すなわち
ＶR電位になるまで電荷が転送されて電位が下降し、薄
膜トランジスタＴRがオフになると、フィードスルー電
圧（Ｖf2）分だけ電位が急竣に下降する。この時の電位
が、新たな電荷蓄積の始まりとなる。

【００４６】薄膜トランジスタＴTのソース電極側（Ｂ
点）では、光電荷蓄積時に電位は一定で、薄膜トランジ
スタＴTがオンになると、フィードスルー電圧（Ｖf3）
分だけ電位が急竣に上昇する。このときのドレイン電極
の電位に対して平衡状態になるように電荷が転送されて
電位が上昇し、薄膜トランジスタＴTがオフになると、
フィードスルー電圧（Ｖf3）分だけ電位が急竣に下降し
て一括転送を終了する。次に、薄膜トランジスタＴMが
オンになると、再びフィードスルー電圧（Ｖf4）分だけ
電位が急竣に上昇し、薄膜トランジスタＴMのソース電
極の電位になるまで電荷が転送されて電位が下降し、薄
膜トランジスタＴMがオフになると、フィードスルー電
圧（Ｖf4）分だけ電位が急竣に下降し、元の電位に戻
る。

【００４７】一方、薄膜トランジスタＴMのソース電極
側（Ｃ点）では、光電荷蓄積時に電位は一定で、薄膜ト
ランジスタＴMがオンになると、フィードスルー電圧
（Ｖf5）分だけ電位が急竣に上昇する。このときのドレ
イン電極の電位に対して平衡状態になるように電荷が転
送されて電位が上昇し、薄膜トランジスタＴRがオフに
なると、フィードスルー電圧（Ｖf5）分だけ電位が急竣
に下降する。このときの電位は、転送された電荷量を反
映しているので、この電位（信号電位）を検出する。こ
のとき、隣接する薄膜トランジスタＴTのソース・ドレ
イン間、隣接する薄膜トランジスタＴMのソース・ドレ
イン間に結合容量を持っているとクロストークを起こ
し、正確な電荷を読み出すことができない。上記実施例
によれば、隣接する薄膜トランジスタＴT及び薄膜トラ
ンジスタＴMのソース・ドレイン間をシールド線により
シールドしたので、クロストークの発生を防止すること
ができる。

【００４８】そして、ＭＯＳトランジスタ２２がオンに
なると、フィードスルー電圧分だけ電位が急竣に下降
し、ＶIC電位になるまで電荷が転送されて電位は下降す
る。このときのリセットは、ＭＯＳトランジスタ２２の
オン抵抗が薄膜トランジスタにくらべて小さいので、フ
ィードスルー電圧（Ｖf5）による降下と重なる。そし
て、ＭＯＳトランジスタ２２がオフとなり、フィードス
ルー電圧（Ｖf6）分急竣に上昇する。このときの電位が
最初の段階の電位であり、この電位を基準として前記信
号電位を検知し、両者の電位差がセンサ出力となる。

【００４９】

【発明の効果】請求項１ないし請求項３の発明によれ
ば、ブロック転送型の画像読取装置において、リセット
用の薄膜トランジスタのリセット電位線に接続するシー
ルド線を、隣接する転送用の薄膜トランジスタのソース
・ドレイン間に配置させたので、配線密度が高くなった
場合においても、ドレイン電極側の電位変化の影響をソ
ース電極側が受けて発生するクロストークを防止でき、
暗出力のばらつきを少なくして階調再現性の向上を図る
ことができる。

【００５０】請求項４ないし請求項６の発明によれば、
一括転送型の画像読取装置において、リセット用の薄膜
トランジスタのリセット電位線に接続するシールド線
を、隣接する一括転送用の薄膜トランジスタのソース・
ドレイン間に配置させたので、配線密度が高くなった場
合においても、ドレイン電極側の電位変化の影響をソー
ス電極側が受けて発生するクロストークを防止でき、暗
出力のばらつきを少なくして階調再現性の向上を図るこ
とができる。

【００５１】請求項７ないし請求項９の発明によれば、
一括転送型の画像読取装置において、リセット用の薄膜
トランジスタのリセット電位線に接続するシールド線
を、隣接する一括転送用の薄膜トランジスタのソース・
ドレイン間に配置させるとともに、一時蓄積容量の共通
電位線に接続するシールド線を、隣接する転送用（ブロ
ック転送用）の薄膜トランジスタのソース・ドレイン間
に配置させたので、一括転送用の薄膜トランジスタ及び
転送用の薄膜トランジスタにおいて隣接するドレイン電
極側の電位変化の影響をソース電極側が受けて発生する
クロストークを更に防止でき、暗出力のばらつきを少な
くし階調再現性の向上を図ることができる。

【図面の簡単な説明】

【図１】 本発明の一実施例の画像読取装置の特徴的な
部分を示す図であり、（ａ）は平面説明図、（ｂ）は
（ａ）の I−I 断面説明図である。

【図２】 本発明の一実施例の画像読取装置の特徴的な
部分を示す図であり、（ａ）は平面説明図、（ｂ）は
（ａ）のII−II断面説明図である。

【図３】 本発明の他の実施例の画像読取装置の特徴的
な部分を示す断面説明図である。

【図４】 本発明の画像読取装置を示す簡略等価回路図
である。

【図５】 図４の画像読取装置の１画素分の等価回路図
である。

【図６】 図５の等価回路における読み取り動作を示す
タイミングチャート図である。

【図７】 本発明の一実施例に係る一括転送型の画像読
取装置の特徴的な部分を示す図であり、（ａ）は平面説
明図、（ｂ）は（ａ）のVII−VII断面説明図である。

【図８】 本発明の一実施例に係る一括転送型の画像読
取装置の特徴的な部分を示す図であり、（ａ）は平面説
明図、（ｂ）は（ａ）のVIII−VIII断面説明図である。

【図９】 本発明の他の実施例の画像読取装置の特徴的
な部分を示す断面説明図である。

【図１０】本発明の画像読取装置を示す簡略等価回路図
である。

【図１１】図１０の画像読取装置の１画素分の等価回路
図である。

【図１２】図１１の等価回路における読み取り動作を示
すタイミングチャート図である。

【図１３】従来の画像読取装置の等価回路図である。

【符号の説明】

１…受光素子、 １０…受光素子群、 １１…受光素子
アレイ、 １２…薄膜トランジスタ群、 １３…薄膜ト
ランジスタ群、 １４…マトリクス配線、 １５…共通
信号線、 １６…信号検出用ＩＣ、 ２１…電位検出ア
ンプ、 ２２…ＭＯＳトランジスタ、 ３５…ソース電
極、 ３６…ドレイン電極、 ４１…リセット電位線、
４２…シールド線、 ４３…個別配線部、 ４５…共
通電位線、 ４７…シールド線、 ＶR…リセット電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山沢 亮 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社内 (72)発明者 小笠原 文彦 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数画素の受光素子を１ブロックとし、
   複数ブロックを主走査方向にアレイ状に配列した受光素
   子アレイと、 前記各受光素子に接続し、前記受光素子に発生した電荷
   をブロック毎に転送する第１の薄膜トランジスタから成
   る第１のスイッチング素子群と、 前記各受光素子に接続し、転送動作後に受光素子に残留
   する電荷をブロック毎に一定電位にリセットする第２の
   薄膜トランジスタから成る第２のスイッチング素子群
   と、 前記各第１の薄膜トランジスタに接続し、転送された電
   荷を保持する配線から成る配線群と、 前記配線群の各配線にマトリクス状に接続し、１ブロッ
   クを構成する受光素子の個数に対応する数の共通信号線
   を設け、この共通信号線を介して前記電荷を画像信号と
   して時系列的に出力するとともに、出力後に前記各配線
   に残留する電荷を一定電位にリセットする信号検出用Ｉ
   Ｃと、を具備する画像読取装置において、 前記主走査方向に直交する副走査方向に前受光素子アレ
   イから近い順に、前記第２の薄膜トランジスタ、第２の
   薄膜トランジスタによりリセットするリセット電位線、
   前記第１の薄膜トランジスタの順に配置するとともに、 前記第１の薄膜トランジスタのソース電極と、隣接する
   第１の薄膜トランジスタのドレイン電極との間に配置し
   て両電極をシールドするシールド線を、前記リセット電
   位線に接続して設けたことを特徴とする画像読取装置。
2. 【請求項２】 前記第１の薄膜トランジスタ及び第２の
   薄膜トランジスタを薄膜プロセスで形成し、前記シール
   ド線を前記リセット電位線と同層に形成した請求項１記
   載の画像読取装置。
3. 【請求項３】 前記第１の薄膜トランジスタ及び第２の
   薄膜トランジスタを薄膜プロセスで形成し、前記シール
   ド線を前記第１の薄膜トランジスタのソース電極及びド
   レイン電極と同層に形成した請求項１記載の画像読取装
   置。
4. 【請求項４】 複数画素の受光素子を１ブロックとし、
   複数ブロックを主走査方向にアレイ状に配列した受光素
   子アレイと、 前記各受光素子に接続し、前記受光素子に発生した電荷
   を全画素分同時に一括転送する第１の薄膜トランジスタ
   から成る第１のスイッチング素子群と、 前記各受光素子に接続し、一括転送動作後に受光素子に
   残留する電荷を全画素分同時に一定電位にリセットする
   第２の薄膜トランジスタから成る第２のスイッチング群
   と、 前記各第１の薄膜トランジスタに接続され、一括転送さ
   れた電荷を保持する容量部から成る容量部群と、 前記各第１の薄膜トランジスタに接続し、前記容量部に
   保持された電荷をブロック毎に転送する第３の薄膜トラ
   ンジスタから成る第３のスイッチング素子群と、 前記各第３の薄膜トランジスタに接続し、ブロック転送
   された電荷を保持する配線から成る配線群と、 前記配線群の各配線にマトリクス状に接続し、１ブロッ
   クを構成する受光素子の個数に対応する数の共通信号線
   を設け、この共通信号線を介して前記電荷を画像信号と
   して時系列的に出力するとともに、出力後に前記各配線
   に残留する電荷を一定電位にリセットする信号検出用Ｉ
   Ｃと、を具備する画像読取装置において、 前記主走査方向に直交する副走査方向に前受光素子アレ
   イから近い順に、前記第２の薄膜トランジスタ、第２の
   薄膜トランジスタによりリセットするリセット電位線、
   前記第１の薄膜トランジスタ、前記容量部、第３の薄膜
   トランジスタの順に配置するとともに、 前記第１の薄膜トランジスタのソース電極と、隣接する
   第１の薄膜トランジスタのドレイン電極との間に配置し
   て両電極をシールドするシールド線を、前記リセット電
   位線に接続して設けたことを特徴とする画像読取装置。
5. 【請求項５】 前記第１の薄膜トランジスタ及び第２の
   薄膜トランジスタを薄膜プロセスで形成し、前記シール
   ド線を前記リセット電位線と同層に形成した請求項４記
   載の画像読取装置。
6. 【請求項６】 前記第１の薄膜トランジスタ及び第２の
   薄膜トランジスタを薄膜プロセスで形成し、前記シール
   ド線を前記第１の薄膜トランジスタのソース電極及びド
   レイン電極と同層に形成した請求項４記載の画像読取装
   置。
7. 【請求項７】 複数画素の受光素子を１ブロックとし、
   複数ブロックを主走査方向にアレイ状に配列した受光素
   子アレイと、 前記各受光素子に接続し、前記受光素子に発生した電荷
   を全画素分同時に一括転送する第１の薄膜トランジスタ
   から成る第１のスイッチング素子群と、 前記各受光素子に接続し、一括転送動作後に受光素子に
   残留する電荷を全画素分同時に一定電位にリセットする
   第２の薄膜トランジスタから成る第２のスイッチング群
   と、 前記各第１の薄膜トランジスタに接続され、一括転送さ
   れた電荷を保持する容量部から成る容量部群と、 前記各第１の薄膜トランジスタに接続し、前記容量部に
   保持された電荷をブロック毎に転送する第３の薄膜トラ
   ンジスタから成る第３のスイッチング素子群と、 前記各第３の薄膜トランジスタに接続し、ブロック転送
   された電荷を保持する配線から成る配線群と、 前記配線群の各配線にマトリクス状に接続し、１ブロッ
   クを構成する受光素子の個数に対応する数の共通信号線
   を設け、この共通信号線を介して前記電荷を画像信号と
   して時系列的に出力するとともに、出力後に前記各配線
   に残留する電荷を一定電位にリセットする信号検出用Ｉ
   Ｃと、を具備する画像読取装置において、 前記主走査方向に直交する副走査方向に前受光素子アレ
   イから近い順に、前記第２の薄膜トランジスタ、第２の
   薄膜トランジスタによりリセットするリセット電位線、
   前記第１の薄膜トランジスタ、前記容量部、第３の薄膜
   トランジスタの順に配置するとともに、 前記各第１の薄膜トランジスタと各第２の薄膜トランジ
   スタとを接続する個別配線部と共通電位線とにより絶縁
   膜を挟んで前記容量部を形成し、 前記第３の薄膜トランジスタのソース電極と、隣接する
   第３の薄膜トランジスタのドレイン電極との間に配置し
   て両電極をシールドするシールド線を、前記容量部の共
   通電位線に接続して設けたことを特徴とする画像読取装
   置。
8. 【請求項８】 前記第１の薄膜トランジスタ及び第３の
   薄膜トランジスタを薄膜プロセスで形成し、前記シール
   ド線を前記共通電位線と同層に形成した請求項７記載の
   画像読取装置。
9. 【請求項９】 前記第１の薄膜トランジスタ及び第３の
   薄膜トランジスタを薄膜プロセスで形成し、前記シール
   ド線を前記第３の薄膜トランジスタのソース電極及びド
   レイン電極と同層に形成した請求項４記載の画像読取装
   置。