JPH07212010A - 混成集積回路基板及びその製造方法 - Google Patents

混成集積回路基板及びその製造方法

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JPH07212010A
JPH07212010A JP6233395A JP23339594A JPH07212010A JP H07212010 A JPH07212010 A JP H07212010A JP 6233395 A JP6233395 A JP 6233395A JP 23339594 A JP23339594 A JP 23339594A JP H07212010 A JPH07212010 A JP H07212010A
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Abstract

(57)【要約】 【目的】 銅めっき層の膜厚を規定することにより、銅
めっき層上の半田濡れ性を向上するとともに、導体材料
との接合強度を強くし、さらに、めっきの膨れを抑制す
る。 【構成】 基板上に多孔質な導体材料を形成し、その導
体材料の少なくとも一部を覆うように、その膜厚が2μ
m乃至4μmの範囲である銅によるめっき層を導体材料
上に直接形成し、めっき層上に半田を形成し、半田にフ
リップチップ等の素子を電気接続している。

Description

【発明の詳細な説明】 【0001】 【産業上の利用分野】本発明は混成集積回路基板、例え
ばアルミナ・グリーンシート等を焼結した基板上に厚膜
抵抗体等を形成するのに好適な混成集積回路基板及びそ
の製造方法に関する。 【0002】 【従来の技術】従来、基板上にタングステン等の多孔質
な導体材料を形成し、導体材料とフリップチップ等との
電気的接続を行なう場合、特開昭55−122666号
公報に記載されているように、導体材料上に金、銅、錫
等の鉛−錫を主成分とする半田合金によくぬれる材料を
形成し、この材料上に例えばフリップチップ等を半田
(Pb−Sn)により電気的に接続し、搭載している。 【0003】 【発明が解決しようとする課題】しかしながら、単に導
体材料上に半田にぬれやすい材料を形成しただけでは、
めっきと導体材料との接合強度が弱くなってしまった
り、めっき膨れ量が大きくなってしまうという問題が発
生する。また、はんだのぬれ性についても問題がある。 【0004】そこで本発明は上記問題に鑑みてなされた
ものであって、導体材料の上にめっきと半田を形成した
際に、めっきと導体材料との接合強度を強くするととも
に、めっき膨れ量を抑え、かつ半田のぬれ性を向上する
ことを目的とする。 【0005】 【課題を解決するための手段】上記目的を達成するため
に、本発明の混成集積回路基板は、焼結する事により形
成される基板と、前記基板に印刷され前記基板の焼結温
度より高温の融点を有し、多孔質な導体材料と、その膜
厚が2μm乃至4μmの範囲であり、前記導体材料の少
なくとも一部を覆うように、前記導体材料上に直接形成
された銅によるめっき層と、前記めっき層において、前
記基板上に配置される素子との接続部上に形成される半
田と、を備えた事を特徴とする。 【0006】また、本発明の混成集積回路基板の製造方
法は、基板の焼結温度よりも高温の融点を有する多孔質
の導体材料を前記基板に印刷する工程と、前記導体材料
が印刷された基板を焼成する工程と、その膜厚が2μm
乃至4μmの範囲であり、前記導体材料の少なくとも一
部を覆うように、銅によるめっき層を前記導体材料上に
直接形成する工程と、前記めっき層において、前記基板
上に配置される素子との接続部上に半田を形成する工程
と、を備えた事を特徴とする。 【0007】 【作用】銅めっき中の銅イオンは比較的還元力が強いた
め析出しやすく、又、めっき時にはその大きさが0.1
〜0.2μm程度といった比較的小さな銅粒子であるの
で、多孔質な導体材料中の奥深い所まで入り込み、導体
材料と銅めっき層がからみあって接合強度が強くなる。
本願発明者が実験を試みた結果、図7に示すように、銅
めっき層の膜厚が2μm以上であると接合強度が強くな
る事が判明した。ただし、図12に示すように、銅めっ
き層が膜厚が厚くなりすぎると、めっき膨れ量が大きく
なってしまう。めっき膨れ量が5%以下であれば実用上
ほとんど問題はないので、銅めっき層の膜厚は4μm以
下が良好である事がわかる。さらに、図8に示すよう
に、銅めっき層の膜厚が2μm以上であるとはんだのぬ
れ性が著しく向上することが判明した。 【0008】 【実施例】以下本発明を図に示す実施例を用いて説明す
る。図1(a) 、(b) は本発明の一実施例を示す断面図で
ある。図において、1はアルミナセラミックスを90〜
96%含有するセラミックスグリーンシート1であり、
そのセラミックスグリーンシート1上に高融点金属材料
であるMo(融点は2622℃)、W(融点は3382
℃)等から成る導体材料2を印刷形成し、公知のレイヤ
ー積層法、印刷法等により積層して多層基板3を形成す
る。例えばレイヤー積層法を採用した場合には、あらか
じめ必要な層数のセラミックスグリーンシート1上に導
体材料2を印刷しておき、ビアフィル圧入等を施して、
それらをラミネートした後約1600℃の還元雰囲気中
で焼成して1枚の多層基板3を形成する。なお、図1
(a) では多層基板3を模式的に示しているが、具体的に
は、図1(a) 中C部に対する断面図である図1(b) に示
すように、多層基板3の最上層3bのスルーホール部3
aにも導体材料2が形成され、さらにその導体材料2は
最上層3bの表面にまで露出している。 【0009】そして多層基板3の最上層に露出させた部
分の導体材料2の表面全面を覆うようにしてCuによる
めっき層(以下「Cuめっき層」という)4を形成す
る。尚、このCuめっき層4を形成する方法としては、
例えば化学銅めっき等の無電解めっきが適用可能であ
る。さらに、このCuめっき層4の表面を覆い、且つ後
述する厚膜抵抗体6の形成位置まで延在させてターミナ
ル導体としてのCuによる厚膜導体層(以下「Cu厚膜
導体層」という)5を形成する。そうした上で所定の位
置に厚膜抵抗体6を形成し、この厚膜抵抗体6及びCu
厚膜導体層5を窒素雰囲気中にて焼成する。ここで、C
uめっき層4と導体材料2との接触を確実なものとする
為にはシンタリングする必要があるが、本実施例におい
ては厚膜抵抗体6及びCu厚膜導体層5の焼成時におい
て、Cuめっき層4も同時に加熱されるので、シンタリ
ングしたのと同様の効果が得られる。 【0010】そこで上記構成によると、Cu厚膜導体層
5及び厚膜抵抗体6の焼結を窒素雰囲気中で行なってい
るので、導体材料2の酸化を抑制でき、又、導体材料2
と厚膜抵抗体6との電気接続を行なうために用いた接合
中間層としてのCuめっき層4を形成した部分における
接触抵抗は、図3の熱サイクルと接触抵抗との関係図中
三角(△)プロットによる線に示すように、後述する理
由から比較的小さくなっている。又、その部分における
接合強度は、図4の接合強度の経時変化を表す特性図中
三角(△)プロットによる線に示すように、後述する理
由から接合強度は強くなっており、同時に経時安定性も
向上している。尚、図3における値は−40℃で20
分、150℃で20分を1サイクルとして得られたもの
であり、図3、図4中丸(○)プロットによる線は、C
uメッキ層4を形成しない場合、すなわち導体材料2上
に直接Cu厚膜導体層5を形成した場合において得られ
た値である。 【0011】次に、導体材料2とCu厚膜導体層5との
間にCuめっき層4を介在させた事により、その部分
(接合部)における接触抵抗、接合強度が改善される理
由を図5及び図6の接合部の断面図をモデル化した図を
用いて説明する。Cuめっき層4を形成しない場合を図
5に示す。導体材料2は通常多孔質であるが、Cu厚膜
導体層5のCu粒子5bの大きさは0.1〜5μm程度
であり、導体材料2中へ入り込む事が出来ない。しか
も、Cu厚膜導体層5の成分中には多層基板3との接着
力を生むためにBi、B、Si等のガラス質5aが入っ
ており、このガラス質5aがCu厚膜導体層5の焼成の
際に導体材料2とCu厚膜導体層5との界面にまで到達
しており、導体材料2とCu厚膜導体層5との接合の妨
げとなっている。 【0012】図6に示すCuめっき層4を形成した場
合、すなわち本発明の構成においては、Cuめっき中の
Cuイオンは比較的還元力が強いために析出し易く、
又、めっき時にはその大きさが0.1〜0.2μm程度
といった比較的小さなCu粒子4aであるので多孔質な
導体材料2中の奥深い所まで入り込み、Cu厚膜導体層
5の焼成後には導体材料2とCuめっき層4が接合面に
てからみあって接合する事になり、したがって接合強度
が強くなり、又、Cuめっき層4と導体材料2との間に
何らかガラス質による層が形成される事もないので接触
抵抗が低下するものと考えられる。尚、本発明者が破壊
試験を行なった結果によると、接合の剥がれは主にCu
めっき層4と導体材料2との間で起こり、Cuめっき層
4とCu厚膜導体層5との間に形成されるガラス質5a
は接合強度を低下させる主な原因ではなく、その主な原
因は図5に示す空間2aにあると考えられる。 【0013】次に、本発明をフリップチップ等を形成す
る場合において採用した他の実施例として図2に示す断
面図を用いて説明する。図において、図1に示す実施例
と同一構成要素には同一符号を付してその説明は省略す
る。本実施例はおいては、Cuめっき層4を覆うように
半田7を形成しており、その半田7とバンプ8a、電極
9aとを接着する事により、それぞれフリップチップ
8、例えばコンデンサ9等のディスクリート素子を接続
している。そこで本実施例においても図1に示す実施例
と同様に導体材料2との接合部における接触抵抗、接合
強度の改善を行なうことができる他、以下に示す効果が
ある。 【0014】半田を融解した際には約250℃にな
り、導体材料2が多少酸化する事が考えられるが、導体
材料2をCuめっき層4で覆っているのでそれを防止す
る事ができる。 Cuめっき層4を形成する際に、Cuはそのイオン化
傾向が比較的小さい為に析出し易く、従来Niめっき層
を形成するのに行なっていた触媒による導体材料2表面
の活性化を行なわなくて済み、製造工程をその分簡単に
する事ができる。又Niは一度酸化されるとその酸化物
の除去が困難(強酸が必要)であるがCuの酸化物は容
易に除去できるという効果もある。 【0015】従来、多層基板の最上層直下における導
体材料がスルーホール部には形成されておらず、スルー
ホール部にはNiめっき、Auめっき等の導体により埋
めて、最上層表面の厚膜導体との電気的接続を行なって
いたのに対し、本実施例は導体材料2が多層基板3の表
面にまで露出して形成されている事から、スルーホール
部の表面と多層基板の表面との間に段差が生じるといっ
た不具合を本質的に取り除く事ができ、又、多層基板3
の表面に露出した導体材料2の面積を大きくできるの
で、Cuめっき層4との接合強度をより強くすることが
できる。又、従来構成であると、スルーホール部の厚み
に等しい厚さをもってNi等のめっき層を形成する必要
があり、無電解めっきではその厚みを確保するのが困難
であり、電解めっきではその為に基板内に電気的配線を
行なう必要があるという不具合があるのに対し、本実施
例によると、Cuめっき層4の厚みは比較的薄くてすむ
のでそのような問題が生じることはない。尚、従来構成
において、導体材料とスルーホール部に形成されるめっ
き層との接合強度を強くする為にスルーホール部の径を
大きくすると、めっき金属と基板との熱膨張係数の違い
が無視できなくなる。 【0016】尚、上記、の効果は、言うまでもなく
図1における実施例においても同様である。次に、上記
図1、図2における実施例において、Cuめっき層4の
膜厚を調整する事により、より良好な接合が得られる事
を図7、図8、及び図11を用いて説明する。 【0017】図7は、本発明の実験結果に基づく図であ
り、横軸にCuめっき層4の厚み、縦軸にCuめっき層
4と導体材料2としてのWとの接合強度を表す。図7か
らCuめっき層4の膜厚が約2μm以上であると接合強
度が強くなる事がわかる。又、図中点線はCuめっき層
4をシンタリングした際に、Cuめっき層4の表面の一
部に露出するWによる黒色斑点の発生状況を表す特性で
あり、膜厚が約2μm以下になるとその発生が多くなる
ことがわかる。そして、この黒色斑点が多くなると、W
には半田が付着しないことがらCuめっき層4上の半田
濡れ性が悪化する。図8は、横軸にCuめっき層4の膜
厚、縦軸に半田濡れ性を表す図であり、上述したような
理由から膜厚が2μm以上であると半田濡れ性が良好で
ある事がわかる。 【0018】図11は実験結果に基づく、めっき層が膨
れ上がる程度を表す特性図であり、横軸にCuめっき層
4の厚み、縦軸にCuめっき層4が良好に形成された部
分と膨れが生じた部分との面積比(膨れ量(%))を表
す。尚、実験は導体材料2としてのWの大きさを2.1
×0.65mmとし、その上にCuめっき層4を形成し
た。膨れ量が5%以下であれば実用上ほとんど問題はな
いので、図12からCuめっき層4の膜厚は約4μm以
下が良好である事が分かる。 【0019】従って、上述の図7、図8及びこの図11
からCuめっき層4の膜厚は約2〜4μmの範囲が良好
である。尚、以上の説明においてCuめっき層4の膜厚
とは図1中におけるtに相当するものであり、又、図中
丸プロットは数回測定したものの平均値を表す。尚、本
発明は上記二つの実施例に限定される事なくその主旨を
逸脱しない限り、例えば以下の如く種々変形可能であ
る。 【0020】(1) 導体材料2を印刷する基板としては多
層基板3でなくてもよく、1枚の基板でもよい。 (2) 多層基板3上の配線導体等と導体材料2の接合にも
採用できる。 (3) 図10の断面図に示すように、多層基板3の表面上
においても、導体材料2を回路形成のための配線手段と
して用いてもよい。又、Cuめっき層4はその導体材料
2の少なくとも一部を覆っておればよく、Cu厚膜導体
層5、半田7もそのCuめっき層4の少なくとも一部を
覆っておればよい。尚、そのように形成する場合、例え
ばエポキシ樹脂等によりそれらの層の表面をコーティン
グし、又、半田を融解する際にも窒素等の還元雰囲気中
で行なうといったようにすると、酸化防止においてより
効果がある。 【0021】(4) 上記実施例において、Cuめっき層4
を形成する部分、即ち導体材料2を露出させる部分の配
置、および半田7等の導体のパターンは、図9(a) の上
面図に示すように、Cuめっき層4を等間隔に配置し、
導体パターンはそのCuめっき層4を形成した位置から
互いに平行に、短冊状に形成してもよく、又、同図(b)
の上面図に示すように、Cuめっき層4を比較的長い間
隔にして形成し、導体パターンはCuめっき層4の形成
した部分においては比較的大きな面積にて形成し、その
部分から所定の位置まで引き延ばすように形成してもよ
い。尚、同図(a) のように形成した場合には、例えばフ
リップチップ8のバンプ8aは図中Aに示す領域の導体
パターン上に接続され、同図(b) のように形成した場合
には、図中Bに示す領域の導体パターン上に接続され
る。ここで、同図(a) に示す例においては、多層基板
3、導体材料2の焼結の程度のばらつきにより、半田7
あるいはバンプ8aとのずれが生じる可能性があるが、
同図(b) に示す例においては、Cuめっき層4の形成し
た部分では比較的大きな面積にて導体パターンを形成し
ているので、そのようなずれを吸収できる。又、パンプ
8a等と半田7との発着時に直接、熱的、機械的影響を
Cuめっき層4が受ける事がなくなるので、その分信頼
性を高める事ができる。 【0022】尚、本発明の言う、銅によるめっき層の代
用手段として、銀(Ag)又は白金(Pt)によるめっ
き層を形成する事によっても、導体材料の酸化防止、接
触抵抗、接合強度の改善ができるが、両者共に高価な金
属であり実用的ではない。 【0023】 【発明の効果】以上説明したように、本発明によると、
銅めっき層の膜厚を2μm乃至4μmの範囲にしている
ので、銅めっき層上の半田濡れ性が良好となるととも
に、導体材料との接合強度が強くなり、さらに、めっき
が膨れてしまうこともないという優れた効果を得ること
ができる。
【図面の簡単な説明】 【図1】(a) 、(b) は本発明の一実施例を示す断面図で
ある。 【図2】本発明の他の実施例を示す断面図である。 【図3】熱サイクルと接触抵抗との関係を表すグラフで
ある。 【図4】接合強度の経時変化を表すグラフである。 【図5】導体材料上に直接Cu厚膜導体層を形成した場
合のその断面をモデル化した図である。 【図6】導体材料上にCuめっき層を形成した場合のそ
の断面をモデル化した図である。 【図7】Cuめっき層の膜厚と接合強度との関係を表す
グラフである。 【図8】Cuめっき層の膜厚と半田濡れ性との関係を表
すグラフである。 【図9】(a) 、(b) はCuめっき層及び導体パターンの
配置列を示す上面図である。 【図10】本発明のさらに他の実施例を示す断面図であ
る。 【図11】めっき層が膨れ上がる程度を表す特性図であ
る。 【符号の説明】 1 アルミナセラミックス 2 導体材料 3 多層基板 4 Cuめっき層 5 Cu厚膜導体層 6 厚膜抵抗体 7 半田
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H05K 3/46 H 6921−4E

Claims (1)

  1. 【特許請求の範囲】 (1)焼結する事により形成される基板と、 前記基板に印刷され前記基板の焼結温度より高温の融点
    を有し、多孔質な導体材料と、 その膜厚が2μm乃至4μmの範囲であり、前記導体材
    料の少なくとも一部を覆うように、前記導体材料上に直
    接形成された銅によるめっき層と、 前記めっき層において、前記基板上に配置される素子と
    の接続部上に形成される半田と、 を備えた事を特徴とする混成集積回路基板。 (2)前記基板が、多層基板である特許請求の範囲第1
    項記載の混成集積回路基板。 (3)前記多層基板にはスルーホールが形成されてお
    り、前記スルーホールには前記導体材料が充填されてお
    り、さらに前記導体材料が前記多層基板の最上層の表面
    にまで露出している特許請求の範囲第2項記載の混成集
    積回路基板。 (4)基板の焼結温度よりも高温の融点を有する多孔質
    の導体材料を前記基板に印刷する工程と、 前記導体材料が印刷された基板を焼成する工程と、 その膜厚が2μm乃至4μmの範囲であり、前記導体材
    料の少なくとも一部を覆うように、銅によるめっき層を
    前記導体材料上に直接形成する工程と、 前記めっき層において、前記基板上に配置される素子と
    の接続部上に半田を形成する工程と、 を備えた事を特徴とする混成集積回路基板の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311349A (ja) * 2004-03-25 2005-11-04 Sumitomo Bakelite Co Ltd 配線基板
JP2007059439A (ja) * 2005-08-22 2007-03-08 Shindo Denshi Kogyo Kk フレキシブル配線板用の導体積層フィルムおよびフレキシブル配線板、ならびにそれらの製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58130590A (ja) * 1982-01-29 1983-08-04 株式会社日立製作所 セラミツク配線基板および該セラミツク配線基板を用いた厚膜ハイブリツドic
JPS5938314A (ja) * 1982-08-25 1984-03-02 Nippon Steel Corp 高炉内融着帯内面位置検出方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58130590A (ja) * 1982-01-29 1983-08-04 株式会社日立製作所 セラミツク配線基板および該セラミツク配線基板を用いた厚膜ハイブリツドic
JPS5938314A (ja) * 1982-08-25 1984-03-02 Nippon Steel Corp 高炉内融着帯内面位置検出方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311349A (ja) * 2004-03-25 2005-11-04 Sumitomo Bakelite Co Ltd 配線基板
JP2007059439A (ja) * 2005-08-22 2007-03-08 Shindo Denshi Kogyo Kk フレキシブル配線板用の導体積層フィルムおよびフレキシブル配線板、ならびにそれらの製造方法

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