JP2001102733A - 電子部品の実装方法 - Google Patents
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Abstract
半田等に含まれる錫とが脆弱な層状の金属間化合物を形
成して接合の信頼性が低い。 【解決手段】配線基板1の配線導体層3にニッケル、
銅、もしくはこれらを主成分とする合金の少なくとも1
種から成る1次めっき層6、パラジウムもしくはその合
金から成る置換型の2次めっき層7、及び金もしくはそ
の合金から成る3次めっき層8を順次被着させておき、
加熱処理によって前記2次めっき層7及び3次めっき層
8を低融点ロウ材5中に移動拡散させるとともに、1次
めっき層6の表面にニッケル−錫または銅−錫の反応層
9を形成させて配線導体層3に低融点ロウ材5を接合さ
せるとともに低融点ロウ材5と電子部品4の電極4aと
を反応接合させる。
Description
体層に半導体素子や容量素子、抵抗器等の電子部品の電
極を低融点ロウ材を介して接合する電子部品の実装方法
に関するものである。
の電子部品が搭載される配線基板は、一般に、酸化アル
ミニウム質焼結体やガラスセラミックス焼結体等から成
る絶縁基体の内部及び表面にタングステン、モリブデ
ン、銅等の金属材料から成る配線導体層を形成した構造
を有しており、絶縁基体上に半導体素子や容量素子、抵
抗器等の電子部品を載置するとともに該電子部品の下面
に導出されている電極を配線導体層に錫−鉛半田等の少
なくとも錫を含有する低融点ロウ材を介し電気的に接続
することによって電子部品は配線基板に実装される。
蝕を防止するとともに低融点ロウ材との濡れ性を良好と
するためにその表面にニッケル、銅、もしくはこれらを
主成分とする合金の少なくとも1種から成る下地めっき
層と金めっき層とが順次被着されている。
は、配線基板の小型化に伴なう配線導体層の高密度化に
よってめっき電力供給用の引き出し線の形成が困難なこ
とから無電解めっき法が多用されつつあり、この場合、
下地めっき層を形成するニッケルおよび銅が無電解金め
っきに対して触媒不活性であることからまず下地めっき
層上に触媒活性が不要で薄付けめっきに用いられる置換
型の無電解めっき法により金めっき層を薄く(0.01
〜0.8μm程度)被着させて触媒活性を付与してお
き、その後、厚付けめっきが可能な還元型の無電解めっ
き法により金めっき層を所定厚みに被着させている。
来の電子部品の実装方法では、配線導体層(実質的には
ニッケルまたは銅めっき層)の酸化を有効に防ぎ、低融
点ロウ材の濡れ性を確保するためには、通常、金めっき
層は全体の厚みが約1μm以上の厚いものとなってお
り、金の量が多いことから、低融点ロウ材を介して配線
導体層に電子部品の電極を接合させた場合、金めっき層
と低融点ロウ材との接合部にほぼ全域にわたって脆い金
−錫金属間化合物が層状に形成されてしまい、その結
果、電子部品や該電子部品と配線基板との接合部に外力
が印加され、これが前記金−錫金属間化合物の層に作用
すると金−錫金属間化合物の層に機械的破壊が生じ、電
子部品の配線基板上への実装が信頼性の低いものとなる
欠点を有していた。
の配線導体層にめっき層を被着形成させる際、まず下地
めっき層に置換型の無電解めっき法により金めっき層を
形成する必要があり、この置換型の無電解金めっきの際
に下地めっき層のニッケルまたは銅の表面部分が酸化腐
蝕されてしまい低融点ロウ材の濡れ性が劣化してしまう
という問題もあった。
でその目的は、低融点ロウ材の濡れ性が良好で、電子部
品の電極を配線導体層に低融点ロウ材を介して容易、か
つ確実、強固に接合することができる信頼性の高い電子
部品の実装方法を提供することにある。
方法は、 (1)絶縁基体の上面に配線導体層を有する配線基板を
準備するとともに、前記配線導体層の少なくとも一部に
ニッケル、銅、もしくはこれらを主成分とする合金の少
なくとも1種から成る1次めっき層、パラジウムもしく
はその合金から成る還元型の2次めっき層、及び金もし
くはその合金から成る3次めっき層を順次被着させる工
程と、 (2)前記配線基板上に下面に電極を有する電子部品を
搭載するとともに各めっき層が被着されている配線導体
層と電子部品の電極とを間に少なくとも錫を含有する低
融点ロウ材を挟んで対向させる工程と、 (3)前記低融点ロウ材を加熱処理し、前記2次めっき
層及び3次めっき層を低融点ロウ材中に移動拡散させる
とともに、1次めっき層の表面にニッケル−錫または銅
−錫の反応層を形成させ、該反応層で配線導体層に低融
点ロウ材を接合させるとともに低融点ロウ材と電子部品
の電極とを反応接合させる工程とから成ることを特徴と
するものである。
パラジウムめっき層の厚さが0.005μm〜2μm、
前記金めっき層の厚さが0.05μm〜0.7μmであ
ることを特徴とするものである。
反応層の厚みが0.5μm乃至5μmであることを特徴
とするものである。
子部品が実装される配線基板の配線導体層の表面にニッ
ケル、銅もしくはこれらを主成分とする合金から成る1
次めっき層、パラジウムもしくはその合金から成る2次
めっき層、及び金もしくはその合金から成る3次めっき
層を順次被着させたことから、低融点ロウ材の濡れ性を
良好とし、かつ脆弱な金−錫金属間化合物が層状に形成
されるのを有効に防止するとともに1次めっき層の表面
にニッケル−錫または銅−錫の反応層を形成して低融点
ロウ材の配線導体層への接合を極めて強固なものとし、
これによって電子部品の配線基板への実装を高信頼性と
なすことが可能となる。
ば、1次めっき層と3次めっき層との間にパラジウムを
主成分とする2次めっき層を介在させ、このパラジウム
が無電解めっき法において優れた触媒活性を有すること
から、1次めっき層上に還元型の無電解めっき法により
2次めっき層を被着させることができ、置換型の無電解
めっき法によって2次めっき層を被着させるとき1次め
っき層の表面が酸化腐蝕されることがないため、この配
線導体層上に3次めっき層形成後、電子部品の電極を接
合させる際、低融点ロウ材の濡れ性を良好なものとなす
ことができる。
詳細に説明する。図1は、本発明の実装方法によって半
導体素子を配線基板上に実装した状態を示し、1は絶縁
基体2と配線導体層3とから成る配線基板、4は半導体
素子である。
出した部分に錫−鉛半田や錫−銀系半田等の少なくとも
錫を含有する低融点ロウ材5を介して半導体素子4の電
極4aを接合させることにより半導体素子4が配線基板
1上に実装される。
くとも半導体素子4の電極4aが低融点ロウ材5を介し
て接合される部分にはニッケル、銅、もしくはこれらを
主成分とする金属の少なくとも1種から成る1次めっき
層が被着されており、配線導体層3と低融点ロウ材5と
の界面にニッケル−錫または銅−錫の反応層が形成さ
れ、この反応層で配線導体層3に低融点ロウ材5が強固
に接合されているとともに、低融点ロウ材5と半導体素
子4の電極4aとが反応接合され、これにより配線基板
1の配線導体層3に半導体素子4の電極4aが接合さ
れ、半導体素子4が配線基板1に実装される。
て図2(a)乃至(c)に基づいて説明する。なお、図
中、図1と同一箇所には同一符号が付してある。図2
(a)乃至(c)は本発明による半導体素子等の電子部
品の実装方法を説明するための各工程毎の要部断面図で
あり、まず、絶縁基体2の内部および上下面に配線導体
層3が形成された配線基板1を準備するとともに、図2
(a)に示す如く、前記配線基板1上に下面に電極4a
を有する半導体素子4を、配線導体層3と半導体素子4
の電極4aとが間に少なくとも錫を含有する低融点ロウ
材5(具体的には錫−鉛半田や錫−銀系半田等)を挟ん
で対向するように搭載させる。
導体素子4の電極4aが低融点ロウ材5を介して接合さ
れる所定の部分にニッケル、銅、もしくはこれらを主成
分とする合金の少なくとも1種から成る1次めっき層
6、パラジウムもしくはその合金から成る還元型の2次
めっき層7、及び金もしくはその合金から成る3次めっ
き層8を順次被着させる。
ミニウム質焼結体、窒化アルミニウム質焼結体、ムライ
ト質焼結体、炭化珪素質焼結体、ガラスセラミックス焼
結体、エポキシ樹脂、ポリイミド樹脂、ガラスエポキシ
樹脂等の電気絶縁材料から成り、その内部および表面に
配線導体層3が形成され、該配線導体層3のうち絶縁基
体2の上面に露出した所定の部分に半導体素子等の電子
部品4の電極4aが低融点ロウ材5を介して接合され
る。
ウム質焼結体から成る場合には、酸化アルミニウム、酸
化珪素、酸化カルシウム、酸化マグネシウム等の原料粉
末に適当な有機バインダー、溶剤を添加混合して泥漿状
のセラミックスラリーとなすとともに該セラミックスラ
リーを従来周知のドクターブレード法やカレンダーロー
ル法等のシート成形技術を採用しシート状となすことに
よってセラミックグリーンシート(セラミック生シー
ト)を得、しかる後、前記セラミックグリーンシートを
切断加工や打ち抜き加工により適当な形状とするととも
にこれを複数枚積層し、最後に前記積層されたセラミッ
クグリーンシートを還元雰囲気中、約1600℃の温度
で焼成することによって製作される。
電極4aを接合させるともにこれを外部電気回路に接続
する作用をなし、タングステン、モリブデン、マンガ
ン、銅、銀、またはこれらを主成分とする合金等の金属
材料から成り、例えばタングステン等の高融点金属粉末
から成る場合であれば、高融点金属の粉末に適当な有機
バインダーや溶剤を添加混合して得た金属ペーストを絶
縁基体2となるセラミックグリーンシートに予め従来周
知のスクリーン印刷法により所定パターンに印刷塗布し
ておくことによって絶縁基体2の内部および上下面に被
着形成される。
1次めっき層6は、配線導体層3の表面を被覆し2次め
っき層7および3次めっき層8を配線導体層3に被着さ
せるための下地層として作用するとともに、後の工程で
低融点ロウ材5を加熱接合させるとき、低融点ロウ材5
の錫とニッケル−錫または銅−錫の反応層を形成して、
この反応層で低融点ロウ材5を配線導体層3に強固に接
合させる作用をなす。
としては、ニッケルと、ホウ素、リン、コバルト、銅、
パラジウム、タングステン、モリブデンのいずれか1種
または2種との合金を用いることができ、銅合金として
は、銅と、リン、ホウ素、亜鉛、ニッケル、錫のいずれ
か1種または2種との合金を用いることができる。
0重量%以上としておくと、めっき層のつき回り性が良
好で、かつ緻密なめっき層を容易に得ることができる。
従って、前記ニッケルまたは銅を主成分とする合金は、
ニッケルまたは銅を90重量%以上含有させることが好
ましい。
ケル等のニッケル化合物とジメチルアミンボラン等の還
元剤とを主成分とする無電解ニッケルめっき液、または
硫酸銅等の銅化合物と、ホルムアルデヒド等の還元剤と
を主成分とする無電解銅めっき液を用いた無電解めっき
法により、配線導体層3の表面に所定厚みに被着され
る。
1μm未満の薄いものになると配線導体層3を完全に被
覆することができず配線導体層3に低融点ロウ材5を強
固に接合させるのが困難となる傾向にあり、また8μm
を超えると内部応力が大きくなって配線導体層3に1次
めっき層6を強固に被着させることが困難となってしま
う。従って、前記1次めっき層6は、その厚さを1μm
〜8μmの範囲としておくことが好ましい。
ウムまたはその合金から成る還元型の2次めっき層7が
所定厚みに被着されており、該2次めっき層7は1次め
っき層6の酸化を防いで3次めっき層8の厚みを薄く
し、3次めっき層8の金と低融点ロウ材5の錫とで脆弱
な層状の金ー錫の金属間化合物が形成されるのを有効に
防止するとともに還元型の無電解めっき法により3次め
っき層8を被着させることを可能とする作用をなす。
パラジウムとリン、ホウ素、金、ニッケルのいずれか1
種または2種とから成り、良好な触媒活性を得て2次め
っき層7及び3次めっき層8をつき回り性よく、かつ緻
密に形成させるとともに、1次めっき層6の酸化を有効
に防ぐためには、パラジウム含有率を97重量%以上と
しておくことが好ましい。
ジウム等のパラジウム化合物とホスフィン酸ナトリウム
等の還元剤とを主成分とする無電解パラジウムめっき液
を用いた還元型の無電解めっき法により、1次めっき層
6上に被着される。
し無電解めっきに対する触媒作用に優れる金属であるこ
とから、2次めっき層7は還元型の無電解めっき法によ
って容易に密着性良く、かつ緻密に1次めっき層6上に
析出被着される。
0.005μm未満の薄いものとなると1次めっき層6
を2次めっき層7で完全に被覆することができず1次め
っき層6の酸化を有効に防ぐことが困難となって配線導
体層3に対する低融点ロウ材5の接合強度が低いものと
なる危険性があり、また2μmを超えると、後の工程
で、この2次めっき層7を低融点ロウ材中に移動拡散さ
せることが困難となって配線導体層3に対する低融点ロ
ウ材5の接合強度が低いものとなる危険性がある。従っ
て、前記2次めっき層7はその厚さを0.005μm〜
2μmの範囲としておくことが好ましい。
たはその合金から成る3次めっき層8が所定厚みに被着
されており、該3次めっき層8は1次めっき層6及び2
次めっき層7が酸化腐蝕するのを防止するとともに低融
点ロウ材5の濡れ性を良好なものとする作用をなす。
と、銅、コバルト、インジウム、パラジウムのいずれか
1種または2種とから成り、接続される電子部品に応じ
て組成を変更することができ、通常、1次めっき層6及
び2次めっき層7の酸化を防ぎ、配線導体層3の低融点
ロウ材の濡れ性を良好とするためには金含有率を99重
量%以上としておくことが好ましい。
金カリウム等の金化合物と水素化ホウ素ナトリウム等の
還元剤とを主成分とする還元型の無電解金めっき液を用
いる還元型の無電解めっき法により2次めっき層7の表
面に形成される。
5μm未満の薄いものとなると、1次めっき層6および
2次めっき層7の酸化を防ぐことが困難となるととも
に、低融点ロウ材5の濡れ性を良好なものとすることが
困難となる危険性があり、また0.7μm超えて厚くす
ると、低融点ロウ材5の錫と脆弱な層状の金−錫金属間
化合物を形成し、接合部の信頼性を低いものとしてしま
う危険性がある。従って、前記3次めっき層8は、その
厚さを0.05μm〜0.7μmの範囲としておくこと
が好ましい。
低融点ロウ材5を加熱し、溶融させて、前記2次めっき
層7及び3次めっき層8を前記低融点ロウ材5中に移動
拡散させるとともに、図2(c)に示す如く、前記2次
めっき層及び3次めっき層が移動拡散した低融点ロウ材
5と、1次めっき層との接触部分にニッケル−錫または
銅−錫の反応層9を形成させ、この反応層9で低融点ロ
ウ材5と配線導体層3とを接合させるとともに、低融点
ロウ材5と半導体素子4の電極4aとを反応接合させ
る。
m未満と薄いと、低融点ロウ材5と配線導体層3との接
合強度が低下する傾向にあり、また5μmを超えて厚く
すると、この反応層9が低融点ロウ材5に比べて硬く変
形し難いことから、半導体素子4を実装した後、半導体
素子4と配線基板1との間に生じる熱応力等が印加され
ると、反応層9と低融点ロウ材5との界面部分に破断が
生じ易くなる傾向がある。従って、前記反応層9は、そ
の厚さが0.5μm〜5μmの範囲となるように形成す
ることが好ましい。
層8の移動拡散と、ニッケル−錫または銅−錫反応層の
形成は、例えば、絶縁基体2上に半導体素子4を位置決
めして載せるとともに、半導体素子4の電極4aと配線
導体層3の各めっき層を形成した所定領域とを、間に錫
−鉛半田を介して対向させ、リフロー炉を使用し、ピー
ク温度約225℃、200℃以上約60秒の条件で加熱
することにより行うことができる。
8を特に上記のような厚み範囲とすることにより、極め
て容易、かつ確実に低融点ロウ材5中に移動拡散させる
ことができ、配線導体層3と低融点ロウ材5との間に金
−錫、パラジウム−錫といった脆い金属間化合物が、接
合部の横断面の全面にわたって層状に形成されることを
防ぐとともにニッケル−錫または銅−錫反応層9を形成
させることがより一層容易、かつ確実なものとなる。
ることから1次めっき層が酸化腐蝕されることはなく、
配線導体層3の各めっき層を被着させた部分に低融点ロ
ウ材5が容易に濡れ広がるとともに前記反応層9で強固
に接合され、また低融点ロウ材5が半導体素子4の電極
4aに反応接合され、配線導体層3と半導体素子4の電
極4aとを低融点ロウ材5を介して確実に電気的に接続
させることができるとともに、接合部の長期信頼性を優
れたものとすることができる。
ものではなく、本発明の要旨を逸脱しない範囲であれば
種々の変更は可能であり、例えば、上述の実施例では本
発明の実装方法を、半導体素子を配線基板に実装する方
法に適用したが、抵抗器、容量素子等を配線基板に実装
して混成集積回路を製作する場合に適用してもよい。
電子部品が実装される配線基板の配線導体層の表面にニ
ッケル、銅もしくはこれらを主成分とする合金から成る
1次めっき層、パラジウムもしくはその合金から成る2
次めっき層、及び金もしくはその合金から成る3次めっ
き層を順次被着させたことから、低融点ロウ材の濡れ性
を良好とし、かつ脆弱な金−錫金属間化合物が層状に形
成されるのを有効に防止するとともに1次めっき層の表
面にニッケル−錫または銅−錫の反応層を形成して低融
点ロウ材の配線導体層への接合を極めて強固なものと
し、これによって電子部品の配線基板への実装を高信頼
性となすことが可能となる。
ば、1次めっき層と3次めっき層との間にパラジウムを
主成分とする2次めっき層を介在させ、このパラジウム
が無電解めっき法において優れた触媒活性を有すること
から、1次めっき層上に還元型の無電解めっき法により
2次めっき層を被着させることができ、置換型の無電解
めっき法によって2次めっき層を被着させるとき1次め
っき層の表面が酸化腐蝕されることがないため、この配
線導体層上に3次めっき層形成後、電子部品の電極を接
合させる際、低融点ロウ材の濡れ性を良好なものとなす
ことができる。
る。
程毎の要部拡大断面図である。
Claims (3)
- 【請求項1】(1)絶縁基体の上面に配線導体層を有す
る配線基板を準備するとともに、前記配線導体層の少な
くとも一部にニッケル、銅、もしくはこれらを主成分と
する合金の少なくとも1種から成る1次めっき層、パラ
ジウムもしくはその合金から成る還元型の2次めっき
層、及び金もしくはその合金から成る3次めっき層を順
次被着させる工程と、 (2)前記配線基板上に下面に電極を有する電子部品を
搭載するとともに各めっき層が被着されている配線導体
層と電子部品の電極とを間に少なくとも錫を含有する低
融点ロウ材を挟んで対向させる工程と、 (3)前記低融点ロウ材を加熱処理し、前記2次めっき
層及び3次めっき層を低融点ロウ材中に移動拡散させる
とともに、1次めっき層の表面にニッケル−錫または銅
−錫の反応層を形成させ、該反応層で配線導体層に低融
点ロウ材を接合させるとともに低融点ロウ材と電子部品
の電極とを反応接合させる工程とから成ることを特徴と
する電子部品の実装方法。 - 【請求項2】前記2次めっき層の厚みが0.005μm
乃至2μm、前記3次めっき層の厚みが0.05μm乃
至0.7μmであることを特徴とする請求項1に記載の
電子部品の実装方法。 - 【請求項3】前記銅−錫の反応層の厚みが0.5μm乃
至5μmであることを特徴とする請求項1に記載の電子
部品の実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27506199A JP2001102733A (ja) | 1999-09-28 | 1999-09-28 | 電子部品の実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP27506199A JP2001102733A (ja) | 1999-09-28 | 1999-09-28 | 電子部品の実装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001102733A true JP2001102733A (ja) | 2001-04-13 |
Family
ID=17550307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27506199A Pending JP2001102733A (ja) | 1999-09-28 | 1999-09-28 | 電子部品の実装方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2001102733A (ja) |
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-
1999
- 1999-09-28 JP JP27506199A patent/JP2001102733A/ja active Pending
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