JPH07211667A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07211667A JPH07211667A JP680994A JP680994A JPH07211667A JP H07211667 A JPH07211667 A JP H07211667A JP 680994 A JP680994 A JP 680994A JP 680994 A JP680994 A JP 680994A JP H07211667 A JPH07211667 A JP H07211667A
- Authority
- JP
- Japan
- Prior art keywords
- type
- epitaxial layer
- region
- type epitaxial
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Pressure Sensors (AREA)
Abstract
(57)【要約】
【目的】バイポーラ素子の耐圧を低下させずにセンサの
感度を向上させる。 【構成】Ｐ型シリコン基板１０１上に、ＢＳＧ膜１０３
のマスクを成膜し、Ｎ型埋込層１０５を形成する。その
時の熱処理により、Ｐ型埋込層１０４が形成される。そ
の後、Ｎ型エピタキシャル層１０２を形成し、Ｐ型絶縁
分離層１０６を形成すれば、その時の熱処理によってＰ
型埋込層１０４からＮ型エピタキシャル層１０２へのボ
ロンの上方拡散が起こり、センサ領域のＮ型エピタキシ
ャル層１０２の実質的な厚みがバイポーラ領域のＮ型エ
ピタキシャル層１０２と比較して薄くなる。センサ領域
のＮ型エピタキシャル層１０２が薄くなればコレクタ１
１３、ベース１１２間の耐圧を低下させることなく半導
体加速度センサの感度が向上する。
感度を向上させる。 【構成】Ｐ型シリコン基板１０１上に、ＢＳＧ膜１０３
のマスクを成膜し、Ｎ型埋込層１０５を形成する。その
時の熱処理により、Ｐ型埋込層１０４が形成される。そ
の後、Ｎ型エピタキシャル層１０２を形成し、Ｐ型絶縁
分離層１０６を形成すれば、その時の熱処理によってＰ
型埋込層１０４からＮ型エピタキシャル層１０２へのボ
ロンの上方拡散が起こり、センサ領域のＮ型エピタキシ
ャル層１０２の実質的な厚みがバイポーラ領域のＮ型エ
ピタキシャル層１０２と比較して薄くなる。センサ領域
のＮ型エピタキシャル層１０２が薄くなればコレクタ１
１３、ベース１１２間の耐圧を低下させることなく半導
体加速度センサの感度が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＮ型エピタキシャル層の厚みの異なる領域
を形成する技術に関する。
に関し、特にＮ型エピタキシャル層の厚みの異なる領域
を形成する技術に関する。
【０００２】
【従来の技術】従来より、半導体装置としての半導体加
速度センサが知られており、図１５に示すような形状を
有している。かかる従来の半導体加速度センサの製造方
法を、図９〜１５に基づいて説明する。
速度センサが知られており、図１５に示すような形状を
有している。かかる従来の半導体加速度センサの製造方
法を、図９〜１５に基づいて説明する。
【０００３】先ず図９に示すように、熱酸化処理を行っ
てＰ型シリコン基板１０１上にシリコン酸化膜１２０を
形成し、シリコン酸化膜１２０を選択エッチングによ
り、埋込層１０５を形成する領域のみ除去する。次に、
図１０に示すように、アンチモンを高濃度に含んだシリ
カフィルムを全面に塗布し、１１５０℃以上の高温、５
０分以上の熱処理を行うことにより、シリコン基板１０
１に、シート抵抗５０Ω／□、深さ２．０μｍのＮ型埋
込層１０５を形成する。
てＰ型シリコン基板１０１上にシリコン酸化膜１２０を
形成し、シリコン酸化膜１２０を選択エッチングによ
り、埋込層１０５を形成する領域のみ除去する。次に、
図１０に示すように、アンチモンを高濃度に含んだシリ
カフィルムを全面に塗布し、１１５０℃以上の高温、５
０分以上の熱処理を行うことにより、シリコン基板１０
１に、シート抵抗５０Ω／□、深さ２．０μｍのＮ型埋
込層１０５を形成する。
【０００４】次に、図１１に示すように、酸化膜１２０
を全面除去後、全面にＮ型不純物（リン）をドープした
Ｎ型エピタキシャル層１０２を９μｍ成長させる。次
に、図１２に示すように、Ｐ型不純物（ボロン）を選択
拡散してＰ型基板１０１に達する絶縁分離領域１０６を
形成し、センサ領域とバイポーラ素子領域を分離する。
絶縁分離領域１０６の形成方法としてはＢＢｒ3 を９０
０℃でプリデポジッションを行い、その後１１５０℃、
５００分の熱処理を行う。
を全面除去後、全面にＮ型不純物（リン）をドープした
Ｎ型エピタキシャル層１０２を９μｍ成長させる。次
に、図１２に示すように、Ｐ型不純物（ボロン）を選択
拡散してＰ型基板１０１に達する絶縁分離領域１０６を
形成し、センサ領域とバイポーラ素子領域を分離する。
絶縁分離領域１０６の形成方法としてはＢＢｒ3 を９０
０℃でプリデポジッションを行い、その後１１５０℃、
５００分の熱処理を行う。
【０００５】次に、図１３に示すように、センサ領域の
Ｎ型エピタキシャル層１０２表面上であって、梁１１９
の応力の検出可能な位置にピエゾ抵抗１１５となるＰ型
の拡散層を形成する。また、バイポーラ領域においてＮ
型エピタキシャル層１０２の表面上の所定位置に、Ｐ型
拡散を行ってベース１１２を形成し、更にＮ型拡散を行
ってエミッタ１１１及び、コレクタコンタクト１１３を
形成する。尚、絶縁分離領域１０６と埋込層１０５とに
囲まれた領域がコレクタ領域となる。このようにしてＮ
ＰＮ型バイポーラトランジスタを完成させる。
Ｎ型エピタキシャル層１０２表面上であって、梁１１９
の応力の検出可能な位置にピエゾ抵抗１１５となるＰ型
の拡散層を形成する。また、バイポーラ領域においてＮ
型エピタキシャル層１０２の表面上の所定位置に、Ｐ型
拡散を行ってベース１１２を形成し、更にＮ型拡散を行
ってエミッタ１１１及び、コレクタコンタクト１１３を
形成する。尚、絶縁分離領域１０６と埋込層１０５とに
囲まれた領域がコレクタ領域となる。このようにしてＮ
ＰＮ型バイポーラトランジスタを完成させる。
【０００６】次に、シリコン基板１０１の裏面のセンサ
領域において、Ｎ型エピタキシャル層１０２を正電位に
バイアスしながら、ＫＯＨ，ヒドラジン等の異方性アル
カリエッチング液で電解エッチングである異方性エッチ
ングを選択的に行う。この電解エッチングの特徴はＮ型
シリコンはエッチングされずに残ることにある。したが
ってＮ型エピタキシャル層１０２がエッチングされずに
残り、図１４に示すように、この残ったＮ型エピタキシ
ャル層がセンサの梁１１９となり、さらにエッチングさ
れなかったシリコン基板１０１は重り１１７となり、セ
ンサ領域が形成される。
領域において、Ｎ型エピタキシャル層１０２を正電位に
バイアスしながら、ＫＯＨ，ヒドラジン等の異方性アル
カリエッチング液で電解エッチングである異方性エッチ
ングを選択的に行う。この電解エッチングの特徴はＮ型
シリコンはエッチングされずに残ることにある。したが
ってＮ型エピタキシャル層１０２がエッチングされずに
残り、図１４に示すように、この残ったＮ型エピタキシ
ャル層がセンサの梁１１９となり、さらにエッチングさ
れなかったシリコン基板１０１は重り１１７となり、セ
ンサ領域が形成される。
【０００７】そして、さらに図１５に示すように、セン
サ領域のみ空隙を有する台座１１８を、シリコン基板１
０１に接着する。このような構造の半導体加速度センサ
に加速度がかかった時、梁１１９がたわみ、その応力に
よりピエゾ抵抗１１５の値が変化する。このピエゾ抵抗
１１５の抵抗値の変化を検出してバイポーラトランジス
タで信号処理することにより、加速度が検知される。
サ領域のみ空隙を有する台座１１８を、シリコン基板１
０１に接着する。このような構造の半導体加速度センサ
に加速度がかかった時、梁１１９がたわみ、その応力に
よりピエゾ抵抗１１５の値が変化する。このピエゾ抵抗
１１５の抵抗値の変化を検出してバイポーラトランジス
タで信号処理することにより、加速度が検知される。
【０００８】このようにピエゾ抵抗１１５の変化に基づ
いて信号処理する回路をバイポーラトランジスタで構成
することにより、加速度を検知するセンサと、信号処理
用のバイポーラトランジスタを含む集積回路と、を一つ
のチップ上に形成することができる。
いて信号処理する回路をバイポーラトランジスタで構成
することにより、加速度を検知するセンサと、信号処理
用のバイポーラトランジスタを含む集積回路と、を一つ
のチップ上に形成することができる。
【０００９】
【発明が解決しようとする課題】ところで、センサの感
度Ｓは次式によって表される。 Ｓ＝（Ｗg ×Ｌ）／（Ｗi ×ｔ2) 但し、Ｗg ：重り重量 Ｌ ：梁１１９の長さ Ｗi ：梁幅 ｔ ：Ｎ型エピタキシャル層１０２（梁１１９）の厚さ したがって、センサの感度Ｓは梁１１９の厚さの２乗に
反比例し、高感度のセンサを設計するにはＮ型エピタキ
シャル層１０２の厚みを薄くする必要がある。
度Ｓは次式によって表される。 Ｓ＝（Ｗg ×Ｌ）／（Ｗi ×ｔ2) 但し、Ｗg ：重り重量 Ｌ ：梁１１９の長さ Ｗi ：梁幅 ｔ ：Ｎ型エピタキシャル層１０２（梁１１９）の厚さ したがって、センサの感度Ｓは梁１１９の厚さの２乗に
反比例し、高感度のセンサを設計するにはＮ型エピタキ
シャル層１０２の厚みを薄くする必要がある。
【００１０】図１６は、従来の製造方法でＮ型エピタキ
シャル層１０２の厚さを９μｍとした場合のバイポーラ
トランジスタの不純物プロファイルを示す。これに対し
て図１７は、従来の製造方法で感度を向上させるため
に、Ｎ型エピタキシャル層１０２の厚さを６μｍとした
場合の不純物プロファイルのシュミレーション図を示
す。
シャル層１０２の厚さを９μｍとした場合のバイポーラ
トランジスタの不純物プロファイルを示す。これに対し
て図１７は、従来の製造方法で感度を向上させるため
に、Ｎ型エピタキシャル層１０２の厚さを６μｍとした
場合の不純物プロファイルのシュミレーション図を示
す。
【００１１】Ｎ型エピタキシャル層１０２の厚みが９μ
ｍの場合には、図１６に示すように、Ｎ型のコレクタ領
域を有しているのに対し、６μｍの場合には、図１７に
示すように、コレクタ領域が殆どなくなってしまい、ベ
ース・コレクタ間のＰＮ接合のサージ電圧に対する耐圧
が低下してしまう。これは、コレクタ領域が狭くなる
と、コレクタ領域にサージ電圧が印加された時、境界が
逆バイアスとなり、空乏層が延びてコレクタ領域まで及
び、なだれ降伏による電流がベース１１２領域から空乏
層を介してＮ型埋込層１０５に流れてしまうためであ
る。
ｍの場合には、図１６に示すように、Ｎ型のコレクタ領
域を有しているのに対し、６μｍの場合には、図１７に
示すように、コレクタ領域が殆どなくなってしまい、ベ
ース・コレクタ間のＰＮ接合のサージ電圧に対する耐圧
が低下してしまう。これは、コレクタ領域が狭くなる
と、コレクタ領域にサージ電圧が印加された時、境界が
逆バイアスとなり、空乏層が延びてコレクタ領域まで及
び、なだれ降伏による電流がベース１１２領域から空乏
層を介してＮ型埋込層１０５に流れてしまうためであ
る。
【００１２】本発明はこのような従来の課題に鑑みてな
されたもので、センサ領域とバイポーラ素子領域とのＮ
型エピタキシャル層の厚さを容易に異なるようにするこ
とが可能な半導体装置の製造方法を提供することを目的
とする。
されたもので、センサ領域とバイポーラ素子領域とのＮ
型エピタキシャル層の厚さを容易に異なるようにするこ
とが可能な半導体装置の製造方法を提供することを目的
とする。
【００１３】
【課題を解決するための手段】このため本発明は、Ｐ型
半導体基板の表面上にボロン・シリケート・ガラスのマ
スクを成膜し、該マスクを所定領域だけ除去するマスク
成膜工程と、前記マスクが除去された前記所定領域にア
ンチモンを注入し、熱処理により該所定領域にＮ型高濃
度埋込層を選択的に形成すると共に、マスクが成膜され
た領域にＰ型埋込層を形成するＮ型埋込層形成工程と、
前記ボロン・シリケート・ガラスのマスクを除去するマ
スク除去工程と、Ｐ型半導体基板の表面上にＮ型エピタ
キシャル層を形成するＮ型エピタキシャル層形成工程
と、該形成されたＮ型エピタキシャル層内に、前記Ｐ型
埋込層に含まれるボロンを拡散するための熱処理工程
と、を含んで構成されるようにした。
半導体基板の表面上にボロン・シリケート・ガラスのマ
スクを成膜し、該マスクを所定領域だけ除去するマスク
成膜工程と、前記マスクが除去された前記所定領域にア
ンチモンを注入し、熱処理により該所定領域にＮ型高濃
度埋込層を選択的に形成すると共に、マスクが成膜され
た領域にＰ型埋込層を形成するＮ型埋込層形成工程と、
前記ボロン・シリケート・ガラスのマスクを除去するマ
スク除去工程と、Ｐ型半導体基板の表面上にＮ型エピタ
キシャル層を形成するＮ型エピタキシャル層形成工程
と、該形成されたＮ型エピタキシャル層内に、前記Ｐ型
埋込層に含まれるボロンを拡散するための熱処理工程
と、を含んで構成されるようにした。
【００１４】
【作用】上記の構成によれば、マスク成膜工程におい
て、Ｐ型半導体基板の表面上にボロン・シリケート・ガ
ラスのマスクが成膜され、所定領域だけマスクが除去さ
れる。Ｎ型埋込層形成工程において、このマスクが除去
された所定領域にアンチモンが注入され、熱処理により
Ｎ型高濃度埋込層が選択的に形成される。この時の熱処
理により、成膜されたボロン・シリケート・ガラスのボ
ロンがＰ型半導体基板に拡散し、Ｐ型埋込層が形成され
る。
て、Ｐ型半導体基板の表面上にボロン・シリケート・ガ
ラスのマスクが成膜され、所定領域だけマスクが除去さ
れる。Ｎ型埋込層形成工程において、このマスクが除去
された所定領域にアンチモンが注入され、熱処理により
Ｎ型高濃度埋込層が選択的に形成される。この時の熱処
理により、成膜されたボロン・シリケート・ガラスのボ
ロンがＰ型半導体基板に拡散し、Ｐ型埋込層が形成され
る。
【００１５】そしてマスク除去工程において、ボロン・
シリケート・ガラスのマスクが除去される。次に、Ｎ型
エピタキシャル層形成工程において、Ｐ型半導体基板の
表面上にＮ型エピタキシャル層が形成され、熱処理工程
により、Ｎ型埋込層形成工程において形成された前記Ｐ
型埋込層から、Ｎ型エピタキシャル層へボロンの上方拡
散が起こり、この領域のＮ型エピタキシャル層の厚み
が、他の領域のＮ型エピタキシャル層と比較して実質的
に薄くなる。
シリケート・ガラスのマスクが除去される。次に、Ｎ型
エピタキシャル層形成工程において、Ｐ型半導体基板の
表面上にＮ型エピタキシャル層が形成され、熱処理工程
により、Ｎ型埋込層形成工程において形成された前記Ｐ
型埋込層から、Ｎ型エピタキシャル層へボロンの上方拡
散が起こり、この領域のＮ型エピタキシャル層の厚み
が、他の領域のＮ型エピタキシャル層と比較して実質的
に薄くなる。
【００１６】
【実施例】以下、本発明の一実施例を図１〜８に基づい
て説明する。尚、図９〜１５と同一要素のものについて
は同一符号を付して説明は省略する。図１は、本実施例
の製造方法により製造された半導体加速度センサの断面
図を示す。
て説明する。尚、図９〜１５と同一要素のものについて
は同一符号を付して説明は省略する。図１は、本実施例
の製造方法により製造された半導体加速度センサの断面
図を示す。
【００１７】図１において、Ｐ型半導体基板であるシリ
コン基板１０１上には、加速度を検出するためのセンサ
領域と、当該センサ領域の近傍に配設され、センサ領域
からの検出信号を信号処理するバイポーラ領域と、が形
成されている。このセンサ領域には、梁１１９と、周囲
に空隙を有し、該梁１１９に支持された重り１１７と、
加速度による重り１１７の梁１１９への応力を、梁１１
９のたわみによる抵抗値の変化として検出するピエゾ抵
抗１１５と、が備えられている。また、センサ領域のシ
リコン基板１０１側は、重り１１７の周囲に空隙を有す
るように台座１１８によって覆われている。
コン基板１０１上には、加速度を検出するためのセンサ
領域と、当該センサ領域の近傍に配設され、センサ領域
からの検出信号を信号処理するバイポーラ領域と、が形
成されている。このセンサ領域には、梁１１９と、周囲
に空隙を有し、該梁１１９に支持された重り１１７と、
加速度による重り１１７の梁１１９への応力を、梁１１
９のたわみによる抵抗値の変化として検出するピエゾ抵
抗１１５と、が備えられている。また、センサ領域のシ
リコン基板１０１側は、重り１１７の周囲に空隙を有す
るように台座１１８によって覆われている。
【００１８】また、バイポーラ領域には、ＮＰＮ型バイ
ポーラトランジスタが形成されている。このトランジス
タは、Ｐ型シリコン基板１０１上に形成されたＮ型高濃
度埋込層であるＮ型埋込層１０５と、このＮ型埋込層１
０５の周囲を囲むように、シリコン基板１０１上に形成
されたＰ型埋込層１０４と、前記Ｎ型埋込層１０５上
に、周囲を絶縁分離拡散領域であるＰ型絶縁分離層１０
６によって囲まれたＮ型エピタキシャル層１０２と、か
らなり、このＮ型エピタキシャル層１０２には、ベース
１１２（Ｐ型）が形成され、ベース１１２の中にはエミ
ッタ１１１（Ｎ型）が形成されている。また、コレクタ
領域は、Ｎ型エピタキシャル層１０２内に形成され、コ
レクタコンタクト１１３は、このコレクタ領域と電気接
続するためのものである。尚、Ｎ型エピタキシャル層１
０２の厚さは、センサ領域のＮ型エピタキシャル層１０
２と比較して厚くなっている。
ポーラトランジスタが形成されている。このトランジス
タは、Ｐ型シリコン基板１０１上に形成されたＮ型高濃
度埋込層であるＮ型埋込層１０５と、このＮ型埋込層１
０５の周囲を囲むように、シリコン基板１０１上に形成
されたＰ型埋込層１０４と、前記Ｎ型埋込層１０５上
に、周囲を絶縁分離拡散領域であるＰ型絶縁分離層１０
６によって囲まれたＮ型エピタキシャル層１０２と、か
らなり、このＮ型エピタキシャル層１０２には、ベース
１１２（Ｐ型）が形成され、ベース１１２の中にはエミ
ッタ１１１（Ｎ型）が形成されている。また、コレクタ
領域は、Ｎ型エピタキシャル層１０２内に形成され、コ
レクタコンタクト１１３は、このコレクタ領域と電気接
続するためのものである。尚、Ｎ型エピタキシャル層１
０２の厚さは、センサ領域のＮ型エピタキシャル層１０
２と比較して厚くなっている。
【００１９】このように、センサ領域とバイポーラ領域
とでＮ型エピタキシャル層１０２の厚さが異なる半導体
加速度センサは、次のような製造方法により製造され
る。尚、図２〜７は、製造工程中の半導体加速度センサ
の断面図である。先ず、図２に示すように、シリコン基
板１０１上にＢＳＧ（ボロン・シリケート・ガラス：Bo
ron Silecate Glass) 膜１０３を成膜し、Ｎ型高濃度埋
込層１０５を形成する領域のみ、成膜したＢＳＧ膜１０
３を除去する。この工程はＰ型埋込層１０４を形成する
ために行う工程である。ＢＳＧ膜１０３の形成方法とし
ては、ＳｉＨ4 ，Ｏ2 ，Ｂ2 Ｈ6 ガスをシリコン基板１
０１の表面で化学反応させる。ガス条件としては、例え
ば、ＳｉＨ4 ＝２２０cc/min，Ｏ2 ＝１０２５cc/min，
Ｂ2 Ｈ6 ＝２００cc/minとする。
とでＮ型エピタキシャル層１０２の厚さが異なる半導体
加速度センサは、次のような製造方法により製造され
る。尚、図２〜７は、製造工程中の半導体加速度センサ
の断面図である。先ず、図２に示すように、シリコン基
板１０１上にＢＳＧ（ボロン・シリケート・ガラス：Bo
ron Silecate Glass) 膜１０３を成膜し、Ｎ型高濃度埋
込層１０５を形成する領域のみ、成膜したＢＳＧ膜１０
３を除去する。この工程はＰ型埋込層１０４を形成する
ために行う工程である。ＢＳＧ膜１０３の形成方法とし
ては、ＳｉＨ4 ，Ｏ2 ，Ｂ2 Ｈ6 ガスをシリコン基板１
０１の表面で化学反応させる。ガス条件としては、例え
ば、ＳｉＨ4 ＝２２０cc/min，Ｏ2 ＝１０２５cc/min，
Ｂ2 Ｈ6 ＝２００cc/minとする。
【００２０】尚、ＢＳＧ膜１０３のボロンの含有量は、
Ｂ2 Ｈ6 の流量に応じて可変し、ＢＳＧ膜１０３形成時
のＢ2 Ｈ6 流量によって、後の工程で形成される梁１１
９の感度も設定される。次に、図３に示すように、ＢＳ
Ｇ膜１０３が除去された領域に、Ｎ型埋込層１０５を形
成する。Ｎ型埋込層１０５を形成するには、アンチモン
を高濃度に含んだシリカフィルムをこの領域に全面に塗
布し、高温の熱処理を行う。
Ｂ2 Ｈ6 の流量に応じて可変し、ＢＳＧ膜１０３形成時
のＢ2 Ｈ6 流量によって、後の工程で形成される梁１１
９の感度も設定される。次に、図３に示すように、ＢＳ
Ｇ膜１０３が除去された領域に、Ｎ型埋込層１０５を形
成する。Ｎ型埋込層１０５を形成するには、アンチモン
を高濃度に含んだシリカフィルムをこの領域に全面に塗
布し、高温の熱処理を行う。
【００２１】また、この高温の熱処理により、成膜され
たＢＳＧ膜１０３からシリコン基板１０１にボロンの拡
散が起こる。熱処理条件として、例えば１０５０℃，５
０分とする。これにより、シート抵抗、２６０Ω／□、
拡散深さ２．５μｍのＰ型埋込層１０４が形成される。
尚、このシート抵抗はＢＳＧ膜１０３のボロン含有量に
応じて可変する。
たＢＳＧ膜１０３からシリコン基板１０１にボロンの拡
散が起こる。熱処理条件として、例えば１０５０℃，５
０分とする。これにより、シート抵抗、２６０Ω／□、
拡散深さ２．５μｍのＰ型埋込層１０４が形成される。
尚、このシート抵抗はＢＳＧ膜１０３のボロン含有量に
応じて可変する。
【００２２】次に、図４に示すように、残ったＢＳＧ膜
１０３を全面除去し、その後、Ｎ型エピタキシャル層１
０２を例えば９μｍ程度形成する。次に、図５に示すよ
うに、センサ領域とバイポーラ領域とを分離するために
Ｐ型絶縁分離層１０６を形成する。この時のドライブイ
ン、即ち、不純物を注入して拡散させる条件を、例えば
１１５０℃、２００分とする。これによりＰ型埋込層１
０４からＮ型エピタキシャル層１０２へボロンの上方拡
散が起こり、センサ領域のＮ型エピタキシャル層１０２
の実質の厚さはバイポーラ領域のＮ型エピタキシャル層
１０２と比較して薄くなる。尚、この上方拡散の量は、
拡散時間を同じとすると、Ｐ型埋込層１０４のシート抵
抗に応じて変わり、Ｎ型エピタキシャル層１０２の厚み
も変わる。
１０３を全面除去し、その後、Ｎ型エピタキシャル層１
０２を例えば９μｍ程度形成する。次に、図５に示すよ
うに、センサ領域とバイポーラ領域とを分離するために
Ｐ型絶縁分離層１０６を形成する。この時のドライブイ
ン、即ち、不純物を注入して拡散させる条件を、例えば
１１５０℃、２００分とする。これによりＰ型埋込層１
０４からＮ型エピタキシャル層１０２へボロンの上方拡
散が起こり、センサ領域のＮ型エピタキシャル層１０２
の実質の厚さはバイポーラ領域のＮ型エピタキシャル層
１０２と比較して薄くなる。尚、この上方拡散の量は、
拡散時間を同じとすると、Ｐ型埋込層１０４のシート抵
抗に応じて変わり、Ｎ型エピタキシャル層１０２の厚み
も変わる。
【００２３】ここで、図８はセンサ領域のＮ型エピタキ
シャル層１０２の深さ方向の不純物濃度プロファイルを
シュミレーションした結果を示す。この結果からＰ型埋
込層１０４からの上方拡散により、センサ領域のＮ型エ
ピタキシャル層１０２の厚みが６μｍとなっていること
が分かる。次に、図６に示すように、ピエゾ抵抗形成領
域、及びバイポーラトランジスタのベース領域に、シリ
コン基板１０１の表面からＰ型拡散を行うことにより、
ピエゾ抵抗１１５及びバイポーラトランジスタのベース
１１２を形成し、エミッタ形成領域、及びコレクタコン
タクト形成領域にＮ型拡散を行うことにより、エミッタ
１１１、及びコレクタコンタクト１１３が形成される。
これでＮＰＮ型バイポーラトランジスタが完成する。
シャル層１０２の深さ方向の不純物濃度プロファイルを
シュミレーションした結果を示す。この結果からＰ型埋
込層１０４からの上方拡散により、センサ領域のＮ型エ
ピタキシャル層１０２の厚みが６μｍとなっていること
が分かる。次に、図６に示すように、ピエゾ抵抗形成領
域、及びバイポーラトランジスタのベース領域に、シリ
コン基板１０１の表面からＰ型拡散を行うことにより、
ピエゾ抵抗１１５及びバイポーラトランジスタのベース
１１２を形成し、エミッタ形成領域、及びコレクタコン
タクト形成領域にＮ型拡散を行うことにより、エミッタ
１１１、及びコレクタコンタクト１１３が形成される。
これでＮＰＮ型バイポーラトランジスタが完成する。
【００２４】次に、図７に示すように、シリコン基板１
０１の裏面のセンサ領域において、Ｎ型エピタキシャル
層１０２を正電位にバイアスしながら、ＫＯＨ，ヒドラ
ジン等の異方性アルカリエッチング液を用いて異方性の
電解エッチングを選択的に行う。この異方性の電解エッ
チングでは、Ｎ型シリコンがエッチングされないので、
図７に示すように、Ｎ型エピタキシャル層１０２がエッ
チングされずに残り、この残ったＮ型エピタキシャル層
１０２がセンサの梁１１９となる。さらにエッチングさ
れなかったシリコン基板１０１は重り１１７となり、セ
ンサ領域が形成される。
０１の裏面のセンサ領域において、Ｎ型エピタキシャル
層１０２を正電位にバイアスしながら、ＫＯＨ，ヒドラ
ジン等の異方性アルカリエッチング液を用いて異方性の
電解エッチングを選択的に行う。この異方性の電解エッ
チングでは、Ｎ型シリコンがエッチングされないので、
図７に示すように、Ｎ型エピタキシャル層１０２がエッ
チングされずに残り、この残ったＮ型エピタキシャル層
１０２がセンサの梁１１９となる。さらにエッチングさ
れなかったシリコン基板１０１は重り１１７となり、セ
ンサ領域が形成される。
【００２５】そして、さらにセンサ領域のみ空隙を有す
る台座１１８を、シリコン基板１０１に接着する。以上
の工程を経ることにより、図１に示すような形状の半導
体加速度センサが形成される。次に、従来の半導体加速
度センサと本実施例との半導体加速度センサの特性を以
下の表１に示す。
る台座１１８を、シリコン基板１０１に接着する。以上
の工程を経ることにより、図１に示すような形状の半導
体加速度センサが形成される。次に、従来の半導体加速
度センサと本実施例との半導体加速度センサの特性を以
下の表１に示す。
【００２６】尚、感度については、Ｎ型エピタキシャル
層の厚さが従来法９μｍの場合を１とする。
層の厚さが従来法９μｍの場合を１とする。
【００２７】
【表１】
【００２８】表１において、従来法のものでは、センサ
領域のＮ型エピタキシャル層１０２の厚さは、９μｍ、
６μｍ、いずれの場合でも初期の厚さのままである。し
たがって、感度は、従来法の厚さ９μｍのものと比べて
従来法の６μｍのものでは、２．２５倍になったものの
ベース−コレクタ耐圧は７０．９Ｖから３７．３Ｖに低
下している。
領域のＮ型エピタキシャル層１０２の厚さは、９μｍ、
６μｍ、いずれの場合でも初期の厚さのままである。し
たがって、感度は、従来法の厚さ９μｍのものと比べて
従来法の６μｍのものでは、２．２５倍になったものの
ベース−コレクタ耐圧は７０．９Ｖから３７．３Ｖに低
下している。
【００２９】これに対して本発明のものでは、センサ領
域のＮ型エピタキシャル層１０２の厚さは、初期値９μ
ｍに対して、６μｍと薄くなっている。したがって感度
は従来法の厚さ９μｍのものと比べて２．２５倍と向上
し、しかもベース−コレクタ間の耐圧も７９．１Ｖと大
きくなっている。耐圧が低下しないのは、バイポーラ領
域のＮ型エピタキシャル層１０２の厚さは初期値９μｍ
のままであり、コレクタ領域が確保されているためであ
る。
域のＮ型エピタキシャル層１０２の厚さは、初期値９μ
ｍに対して、６μｍと薄くなっている。したがって感度
は従来法の厚さ９μｍのものと比べて２．２５倍と向上
し、しかもベース−コレクタ間の耐圧も７９．１Ｖと大
きくなっている。耐圧が低下しないのは、バイポーラ領
域のＮ型エピタキシャル層１０２の厚さは初期値９μｍ
のままであり、コレクタ領域が確保されているためであ
る。
【００３０】かかる構成によれば、Ｎ型埋込層１０５を
形成するためのマスクとしてＢＳＧ膜１０３を用い、Ｐ
型埋込層１０４を形成してからＮ型エピタキシャル層１
０２を形成することにより、その後の熱処理によってＰ
型埋込層１０４からＮ型エピタキシャル層１０２へのボ
ロンの上方拡散が起こり、センサ領域のＮ型エピタキシ
ャル層１０２の実質的な厚みがバイポーラ領域のＮ型エ
ピタキシャル層１０２と比較して薄くなるので、バイポ
ーラ領域のコレクタ１１３、ベース１１２間の耐圧を低
下させることなく梁１１９の感度を向上させることが出
来、したがって半導体加速度センサの感度も向上する。
形成するためのマスクとしてＢＳＧ膜１０３を用い、Ｐ
型埋込層１０４を形成してからＮ型エピタキシャル層１
０２を形成することにより、その後の熱処理によってＰ
型埋込層１０４からＮ型エピタキシャル層１０２へのボ
ロンの上方拡散が起こり、センサ領域のＮ型エピタキシ
ャル層１０２の実質的な厚みがバイポーラ領域のＮ型エ
ピタキシャル層１０２と比較して薄くなるので、バイポ
ーラ領域のコレクタ１１３、ベース１１２間の耐圧を低
下させることなく梁１１９の感度を向上させることが出
来、したがって半導体加速度センサの感度も向上する。
【００３１】また、プロセスは、従来法と比較して熱酸
化膜１２０をＣＶＤ法によるＢＳＧ膜１０３に変えたこ
とを除いて、あとは全く同じであり、従来の製造方法を
少し変えるだけで本実施例を実施することが出来る。さ
らに、ＢＳＧ膜１０３のボロンの含有量を膜形成時のＢ
2 Ｈ6 流量により可変することができ、ＢＳＧ膜１０３
のボロン含有量によってＰ型埋込層１０４のシート抵抗
を変えることができる。拡散時間が同じとすると、埋込
層１０４のシート抵抗によって上方拡散の量が変わり、
センサ領域のエピタキシャル層１０２の厚みが変わる。
したがってＢＳＧ膜１０３形成時のＢ2 Ｈ6 流量によっ
て、梁１１９の感度を所定感度に設定することができ
る。
化膜１２０をＣＶＤ法によるＢＳＧ膜１０３に変えたこ
とを除いて、あとは全く同じであり、従来の製造方法を
少し変えるだけで本実施例を実施することが出来る。さ
らに、ＢＳＧ膜１０３のボロンの含有量を膜形成時のＢ
2 Ｈ6 流量により可変することができ、ＢＳＧ膜１０３
のボロン含有量によってＰ型埋込層１０４のシート抵抗
を変えることができる。拡散時間が同じとすると、埋込
層１０４のシート抵抗によって上方拡散の量が変わり、
センサ領域のエピタキシャル層１０２の厚みが変わる。
したがってＢＳＧ膜１０３形成時のＢ2 Ｈ6 流量によっ
て、梁１１９の感度を所定感度に設定することができ
る。
【００３２】
【発明の効果】以上説明したように本発明によれば、Ｎ
型埋込層を形成する時にマスクとしてボロン・シリケー
ト・ガラスを用い、該マスククを成膜してから、Ｎ型エ
ピタキシャル層を形成することにより、Ｎ型エピタキシ
ャル層を形成した後の熱処理により、Ｎ型高濃度埋込層
を形成する時に形成されるＰ型埋込層からＮ型エピタキ
シャル層へのボロンの上方拡散が起こり、センサ領域の
Ｎ型エピタキシャル層の実質的な厚みがバイポーラ領域
のＮ型エピタキシャル層と比較して薄くなるので、バイ
ポーラ領域のコレクタ−ベース間の耐圧を低下させるこ
となく半導体加速度センサの感度を向上させることがで
きる。
型埋込層を形成する時にマスクとしてボロン・シリケー
ト・ガラスを用い、該マスククを成膜してから、Ｎ型エ
ピタキシャル層を形成することにより、Ｎ型エピタキシ
ャル層を形成した後の熱処理により、Ｎ型高濃度埋込層
を形成する時に形成されるＰ型埋込層からＮ型エピタキ
シャル層へのボロンの上方拡散が起こり、センサ領域の
Ｎ型エピタキシャル層の実質的な厚みがバイポーラ領域
のＮ型エピタキシャル層と比較して薄くなるので、バイ
ポーラ領域のコレクタ−ベース間の耐圧を低下させるこ
となく半導体加速度センサの感度を向上させることがで
きる。
【図１】本発明の半導体加速度センサの一実施例を示す
断面図。
断面図。
【図２】本発明の製造方法による工程中の断面図。
【図３】同上断面図。
【図４】同上断面図。
【図５】同上断面図。
【図６】同上断面図。
【図７】同上断面図。
【図８】図１のトランジスタの不純物プロファイルを示
す説明図。
す説明図。
【図９】従来の製造方法による工程中の断面図。
【図10】同上断面図。
【図11】同上断面図。
【図12】同上断面図。
【図13】同上断面図。
【図14】同上断面図。
【図15】同上断面図。
【図16】図15のトランジスタの不純物プロファイルを示
す説明図。
す説明図。
【図17】同上説明図。
１０１ （Ｐ型）シリコン基板 １０２ Ｎ型エピタキシャル層 １０３ BSG(ボロン・シリケート・ガラス：Boron Sile
cate Glass) 膜 １０４ Ｐ型埋込層 １０５ Ｎ型埋込層 １０６ （Ｐ型）絶縁分離層 １１９ 梁
cate Glass) 膜 １０４ Ｐ型埋込層 １０５ Ｎ型埋込層 １０６ （Ｐ型）絶縁分離層 １１９ 梁
Claims (1)
- 【請求項１】Ｐ型半導体基板の表面上にボロン・シリケ
ート・ガラスのマスクを成膜し、該マスクを所定領域だ
け除去するマスク成膜工程と、 前記マスクが除去された前記所定領域にアンチモンを注
入し、熱処理により該所定領域にＮ型高濃度埋込層を選
択的に形成すると共に、マスクが成膜された領域にＰ型
埋込層を形成するＮ型埋込層形成工程と、 前記ボロン・シリケート・ガラスのマスクを除去するマ
スク除去工程と、 Ｐ型半導体基板の表面上にＮ型エピタキシャル層を形成
するＮ型エピタキシャル層形成工程と、 該形成されたＮ型エピタキシャル層内に、前記Ｐ型埋込
層に含まれるボロンを拡散するための熱処理工程と、を
含んで構成されたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP680994A JPH07211667A (ja) | 1994-01-26 | 1994-01-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP680994A JPH07211667A (ja) | 1994-01-26 | 1994-01-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211667A true JPH07211667A (ja) | 1995-08-11 |
Family
ID=11648530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP680994A Pending JPH07211667A (ja) | 1994-01-26 | 1994-01-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211667A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1258566A1 (en) | 2001-05-14 | 2002-11-20 | Renaat Verbrugge | Foundation method and foundation slab made by such a method |
-
1994
- 1994-01-26 JP JP680994A patent/JPH07211667A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1258566A1 (en) | 2001-05-14 | 2002-11-20 | Renaat Verbrugge | Foundation method and foundation slab made by such a method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4618397A (en) | Method of manufacturing semiconductor device having a pressure sensor | |
| US4495512A (en) | Self-aligned bipolar transistor with inverted polycide base contact | |
| JP2940293B2 (ja) | 半導体加速度センサの製造方法 | |
| US5552347A (en) | Fabrication process for a semiconductor pressure sensor for sensing pressure applied thereto | |
| JPH07211667A (ja) | 半導体装置の製造方法 | |
| JP2876617B2 (ja) | 半導体圧力センサ及びその製造方法 | |
| JPH0450747B2 (ja) | ||
| JPH05304304A (ja) | 半導体圧力センサとその製造方法 | |
| JP2613029B2 (ja) | 超自己整合垂直構造バイポーラトランジスターの製造方法 | |
| JPH05102494A (ja) | シリコンダイアフラム圧力センサの製造方法 | |
| JPH04357882A (ja) | 半導体圧力センサの製造方法 | |
| JPS6398156A (ja) | 半導体圧力センサの製造方法 | |
| KR970054341A (ko) | 자동 정의된 베이스 전극을 갖는 바이폴라 트랜지스터 구조 및 그 제조방법 | |
| JPS5851417B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS6031105B2 (ja) | 半導体装置 | |
| JPH10135235A (ja) | 半導体装置の製造方法 | |
| JPH0593051U (ja) | 半導体圧力センサ | |
| JPH04359571A (ja) | 半導体圧力センサとその製造方法 | |
| JPS6176961A (ja) | 半導体加速度センサ | |
| JP2765864B2 (ja) | 半導体装置の製造方法 | |
| JP2969669B2 (ja) | 半導体装置の製造方法 | |
| JPH01125872A (ja) | 圧力感知素子を有する半導体装置の製造法 | |
| JPH05218306A (ja) | 半導体集積回路およびその製造方法 | |
| JPS6191967A (ja) | 圧力感知素子を有する半導体装置とその製造法 | |
| JPS58216453A (ja) | 半導体装置 |