JPS6191967A - 圧力感知素子を有する半導体装置とその製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔利用分野〕 本発明は圧力感知素子を有する半導体装置、例えばシリ
コンダイヤフラム圧力センサを有する半導体装置に関す
る。

〔背景技術〕

半導体圧力センサは、周知のブルドン管やベローズを用
いた機械式圧力センサと異なって小形化。

低価格化、高性能化が期待できる。その半導体圧力セン
サの代表的なものとしてシリコンダイヤフラム膨圧カセ
ンサがある。

シリコンダイヤフラム形圧力センブリ構造は第１図に示
すように、シリコンペレット（単結晶Ｓｉ基板）１の裏
面一部罠凹陥部２をあけて上下の圧力差により敏感に変
形するように薄く形成された薄膜部３と、この薄膜部３
０表面に感知素子として形成された４個の拡散抵抗４と
から成る。

そして、これら、拡散抵抗はブリッジ結合され、圧力変
化によって薄膜部３が変形すると、その拡散抵抗の抵抗
値に変化が生じる。このようにして、半導体圧力センサ
は圧力を電気的に検出するものである。

このようなシリコンダイヤフラム膨圧カセンサの製造は
、次の５ｔｅｐｓによって達成できる。すなわち、単結
晶Ｓｉ基板ｌの表面にあらかじめＢ（ホウ素）を部分的
に拡散することＫより拡散抵抗４を形成する。そして、
その３４基板１の裏面を鏡面研磨した後、第２図に示す
ように厚さ２８０μｍ程度の単結晶Ｓｉ基板１の裏面を
Ｋ　ＯＨ等のアルカリエッチ液による異方性エッチを行
なって表面よりの厚さが２５μｍ程度の薄膜部となるよ
うに凹陥部２を形成する。

しかし、以下の問題があることを本邸発明者は認識した
。

上記凹陥部エッチのｒに、（１１薄膜部３すなわちダイ
ヤフラムが２５μｍ程度の厚さで均一にかつ精度よ（エ
ッチすることが困難であり、（２）第２図に示すよう（
凹陥部２を形成した薄膜３の裏面罠おいて異物、よごれ
、結晶欠陥等の問題からエッチ後の薄膜部のＳｉ裏面に
ならず例えば±５μｍの凹凸のある波状部５が形成され
る等の問題があり、この波状部のため圧力変形の際に微
妙な歪みを生じやすく再現性良く、高精度の圧力センサ
を製造するのに限界があった。

なお、このような半導体圧力センサに関し、その薄膜部
の厚さを精度よく形成する方法が米国特許第３，８９３
，２２８号明細書に開示されている。この開示物によれ
ば、ｐ＋型エピタキシャル層をエツチングストッパーと
して利用し、薄膜部の厚さを制御している。しかしなが
ら、それには薄膜部の平坦化については全く開示されて
おらず、また示唆する記載もない。この開示物に開示さ
れた半導体圧力センサの形成方法によれば、以下の理由
により、薄膜部の平坦化を充分計ることは困難であるこ
とが考えられる。

周知のように、エピタキシャル成長技術により半導体層
を半導体基板上忙形成した場合、その半導体層は厚さ力
向九向って均一な不純物濃度を有１−る。このため、開
示物の場合、基板とエピタキシャル半導体層との間は不
純物濃度が急激に変化した状態となる。したがって、Ｆ
ｉｇ、３ａに示すように、基板１の裏面が凹凸状態（点
線で示す）を保っ１エツチングされ、そしエピタキシャ
ル半導体層Ｅｐに到達した時、基板１の一部が凸部５と
して残る。この凸部５を完全に除去するためには、しば
ら（の間、基板１をエツチング液中にさらさなければな
らない。この間、凸部５のエツチングスピード°に比べ
て遅いが、エピタキシャル半導体層Ｅ、もエンチングさ
れる。そして、凸部５が完全に除去された後は、Ｆｉｇ
、３ｂに示されたように、エピタキシャル半導体層Ｅ、
に凹凸部が形成される。この凹凸は、前述したようにエ
ピタキシャル半導体層Ｅｐが均一な不純物濃度を有する
ため、完全に除去することが困難である。

〔発明の目的〕

本発明の一つの目的は上記した問題を取り除き薄膜部の
厚さが均一な牛導体圧カセンサを提供することにある。

本発明の他の目的は一つの半導体基体内センサおよびト
ランジスタのような能動素子を共存させた半導体装置を
提供することにある。

本発明のさらに他の目的は、上記半導体装置を得るため
の新規な製造法を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面よりあきらかになるであろ
う。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

本発明は圧力感知素子の薄膜部（ダイヤフラム）底面に
礎度勾配をもった高濃度不純物層を存在させたものであ
り、また圧力感知素子の周辺部の基体上に他の能動素子
を共存させたものである。

〔実施例１〕 以下、実施例にそって本発明の内容を具体的に説明する
。

第４図〜第８図は本発明を適用したシリコンダイヤフラ
ム形圧力センサーの製造プロセスを示す。

（１１厚さ４００μｍ程度の低不純物濃度ｐ型巣結晶Ｓ
ｉ基板（ウェハ）６′を用意する。このＳｉ基板表面に
は厚さ５ｏｏｏλ〜ｃ＋ｏｏｏｉを有する酸化膜（Ｓｉ
Ｏ１膜）７が形成されている。この酸化膜７は、基板の
表面酸化によって得られ、例えばＳｉ基板６をＷｅｔＯ
ｔ中で１１００℃、１１０ｍ１ｎ　　加熱すること罠よ
ってその基板表面に形成される。次に、圧力センサの薄
膜部の厚さを高精度に得るための重要な５ｔｅｐが達成
される。エツチングストッパーとしての高濃度不純物半
導体領域を得るために、第４図に示すように表面の酸化
膜（Ｓ　ｒ　Ｏｓ膜）７を選択的に不純物を導入するた
めのＳｂ　（アンチモン）等のｎ型不純物をｐｒｅｄｅ
−ｐｏｓｉｔｉｏｎ　又はイオン打込みにより基板表面
に導入する。この不純物導入法をさらに具体的に説明す
る。まず、ｎ型不純物を導入すべき基板表面を選択的に
露出するため、上記酸化膜７を周知のホトエツチング処
理技術によって選択的にエツチングする。そして、残さ
れた酸化膜７をマスクとし、露出している基板表面内に
ｎ型不純物を導入する。導入されたｎ型不純物層の深さ
は０．１μｍ〜０．２μｍであり、極めて浅い。

上記ｎ型不純物導入に関し、その導入方法がｄｅｐｏｓ
＋ｔｉｏｎの場合、ｓｂ、ｏ、のような固体不純物源を
５４　ｗａｔｅｒｓとともに石英管内に置き、Ａｒガス
およびＯ，ガスをキャリアガスとして用い、そして、そ
の石英管が挿入されている。炉体を９００℃の温度に保
つことによってＳｂ、Ｏ，をＳｊｗａｔｅ−ｒｓ　の表
面にｄｅｐｏｓ　ｊ　ｔすることができる。一方。

イオン打込みの場合、１回の打込みで高濃度のイオンを
打込みを行うと基板表面にイオンダメージを与えてしま
い好ましくない。このため、１回のイオン打込みは打込
みエネルギーを７５　ｋｅＶ〜１２５ｋｅＶ、　　ドー
ズ量を１　ｘ　１０”ａｔｏｍｓ／　ｃｍ”とし・この
イオン打込みを２〜３回くり返す。

１２）７ノ酸をエツチング液として酸化膜７を取昨−除
（。そして、第５図に示すように基板６の表面に厚さ２
５〜３０μｍの低濃度ｎ型Ｓｉ層８をエピタキシャル成
長によって形成する。このエピタキシャル成長は、シラ
ン（ＳｉＨ４）の熱分解によって行なわれ、その時の温
度は１１００℃程度が好ましい。このエピタキシャル成
長の間、上記プレデポジットもしくはイオン打込みされ
たｓｂは、基板６およびＳｉ層層内内ｄｒｉｖｅ−ｉｎ
拡散され、不純物濃度勾配をもつ厚さ２μｍの高濃度ｎ
型埋込層９（ピーク値：約１０”ａｔｏｍｓ／　ｃｍ　
）が得られる。

このＳｉ層８表面Ｋｌｆｉ緑膜７ａを形成する。この絶
縁膜７ａの形成方法は、上記酸化膜７と同様な形成方法
によって達成できる。すなわち、８）層８が形成された
Ｓｉ基板６をＷｅｔＯｔ中で、１１００℃、　１１０ｍ
１ｎ、加熱することによって、そのＳｉ層８表面は酸化
され、酸化膜（Ｓｉｆｔ膜）７ａがそのＳｉ層８表面に
形成される。次に、ｎ型半導体９域９上に位置した５ｉ
ＷＩＳ内に４つの半導体抵抗領域を選択的に形成するた
めに、まず上記酸化１［ｉ７ａを周知のホトエツチング
処理技術によっ【選択的に除き、ｎ型Ｓｉ層８の一部を
露出する。露出したＳｉ層８表面内にｐ型不純物、例え
ばＢ（ホウ素）をｐｒｅｄｅｐｏｓｉｔｉｏｎまたはイ
オン打込みにより導入する。そして、Ｓｉ／ａ８内に導
入されたｐ型不純物をｄｒｉｖｅ−ｉｎ　ｄｉｆｆｕｓ
ｉｏｎすることによって深さ２〜３μｍ、シート抵抗１
００Ω／口を有するｐ型拡敷抵抗仰域、１０を形成する
。上記ｐｒｅｄｅｐｏｓｉｔｉｏｎの場合％Ｂ＊０３の
ような固体不純物源をＳ　ｉ　ｗａｆｅｒｓとともに石
英管内にｔｌき、その石英管内を減圧状態に保ち、約９
００℃の温度でそのＢ、０．をＳｉ　ｗａｆｅｒｓの表
面にｄｅｐｏｓｉｔする。一方、イオン打込みの場合、
ボロンイオンがそのＳｉｗａｆｅｒｓ内に打込まれる。

この時、打込みエネルギーは７５ｋｅＶ、ドーズ介はＩ
　Ｘ　１０　ａｔｏｍｓ／ｃｍである口ｐｒｅｄｅｐｏ
ｓ　ｒ　ｔ　ｉｏｎ法の場合、ｄｒｉｖｅ−１ｎｄｉｆ
ｆ−ｕｓｉｏｎを行った後、拡散抵抗９域１００表面お
よび酸化膜７ａの表面に被着したポロンガラス（Ｂｔｕ
ｓ　）　を除去する。しかる後、露出した拡散抵抗頭載
１０の表面を酸化することによって波数抵抗頭載１０上
に薄い酸化膜（約５０ＯＡの厚さを有する８　ｉ　０．
膜）７ｂを形成する。イオン打込みの場合、好ましくは
、Ｓｉ層８表面へのイオンダメージ防止のためイオン打
込みを行う前に上記酸化膜７ｂを形成し、しかる後、こ
の酸化膜７ｂを通してボロンイオンがＳｉ層８内に導入
される。

１３）　　次に、Ｆｉｇ、６に示したように、拡散抵抗
９域１０からの電極取り出しのために、Ｓｉｎ＠膜７ｂ
に対してコンタクトホトエッチを行い、コンタクト用ホ
ールＣＨを形成する。この後、Ａｊ！蒸着によってＳｉ
ｎ、膜７ａ　、７ｂ表面に厚さ１〜１．７５μｍのＡ２
層を形成する。そして、ホトエツチング法に、より、端
子部１１及び各拡散抵抗頭載１０に対してオーミック接
続する電極１２を形成する。

次に、プラズマナイトライドまたはＰＳＧ（リンシリク
−トガラス）よりなるファイナルパッシベーション膜１
３（厚さ２１．２μｍ）を形成する。

このファイナルパッシベーション膜１３はＳｉｎ。

膜７ａ　、７ｂが外気にふれて汚染されるのを防止する
ためである。特にプラズマナイライドは安定な膜質なも
っているため、その使用が望ましい。

また５、ＰＳＧ膜（厚さ＝０．２μｍ）とプラズマナイ
トライド膜（厚さ＝１．１μｍ）とを順次Ｓｉｎ。

膜７ａ、？ｂ上に形成した積層膜をフアイナルパツシベ
ーシヨン膜とし１用いてもよい。なお、目的、用途に応
じて特に圧力キンサ一部の波数抵抗１０上のパッシベー
ション膜１３を除去し、薄いｆｌ化膜（Ｓ　ｉｏｔ　膜
）　　７　ｂのろ残し、パッシベーション膜質や厚さば
らつきによる抵抗歪の不均一を防止することもある。

（４１ｐ型基板６の、裏面（（１，００）面一）にホト
レジδトマスク１４を設けてＫＯＨ等のアルカ、リエッ
チ液を使用する異方性エッチを行なうことにより第７図
に委すように深い凹陥部１，５をあける。

この凹陥部のエッチは、ｎ　型埋込層９に到達するよう
に行なう。このエツチングの間、基板のエッチ面は、均
一にはエッチされず、第７図に示すように、凹凸を有す
る。

ところで、不純物のドープされたシリコン結晶基板に対
しアルカ、リエツチを行なった場合に不純物濃度とエッ
チ速度の関係は第９ａ図に示すように濃度が低いうちは
エッチ速度に変化はないが濃度が１０”ａｔｏｍｓ　／
　ｃｍ”　に近づくと急速にｘ−）チ速度が低下する◎ 一方、第７図に示す半導体のｘ−ｘ’切断部分における
不純物濃度分布は第９ｂ図に示される。

この図から明らかなように、ｎ＋型埋込層９はｄｒｉｖ
ｅ　−ｉｎ　ｄｉｆｆｕｓｉｏｎによりて形成されたた
め、不純物濃度勾配をもっている。このためエッチが高
濃度埋込層に到達したところでエッチ速度が減速し、第
９Ｃ図に示すよう罠、徐々に平坦なエッチ面が形成され
る。すなわち、第９Ｃ図において、ｎ＋型埋込層９に到
達した初期は、点線Ａに示すようにエッチ面の段差がい
くぶん大きい。

しかし、矢印の方向に向かってエツチングが一進行。

するにしたがって、ｎ　型埋込層９の不純物）度が高く
なるため、凹部Ａよけエッチ速度が落ち、−力凸部Ａ、
はその凹部Ａ１に比べてエッチ速度が若干速いため効率
よくエッチされる。このため、点ＩＢに示すようにエッ
チ面の段差は小さくなる。

このようにして、エッチ速度が自ら制御されることにな
り基板裏面の異物や汚れ、結晶欠陥等によって生ずる部
分的エッチの不均一はなくなり第８図に示すように薄膜
部の底面として平坦なエッチ面が得られる。

第１Ｏ図は完成したシリコンダイヤフラム形センサにお
ける４個の拡散抵抗１０の配置と、ブリッジ結合した配
線１２の形態を示す。これら配線１２は端子（ボンディ
ングパット’　）　１１を通して検出回路へ接続される
ととＫなる。第１１．第１０図に示したセンサのＡ−Ａ
’断面図である。

なお、前記実施例は、平坦化エツチングのためにｎ＋型
埋込層が利用された。しかし、このｎ１型埋込層に代え
てｐ＋型埋込層を利用してもよい。

第１２図は前記工程（２１でｎ＋型埋込層９の代りにｐ
＋型埋込層１６を埋めこんで凹陥部１５を到達させた場
合の例を示す。このｐ＋型埋込層１６を□形成するため
に、例えばボロンのようなｐ型不純物が用いられ、そし
て前記ｎ＋型埋込層の形成法と同様Ｋ　ｐｒｅｄｅｐｏ
ｓ　ｉ　ｔ　ｉｏｎ法またはイオン打込み法によってＳ
ｉ基板６内に導入される。このｐ＋型埋込層１６形成の
ための不純物導入が完了した後は、前記工程１３）　、
１４１が達成される。このｐ＋型埋込層１６は、当然不
純物ロ度勾配を有している。

〔実施例２〕 第１３図〜第１９図は一つの基体上に圧力感知素子とそ
れ以外の能動素子とを共存させた実施例の製造プロセス
を示す。

ＩＩｌ　　厚さ４００μｍ程度の低不純物０度ｐ型単結
晶Ｓｉ基板６を用意し、第１３図に示すように酸化膜（
厚さ１００ＯＡ〜２０００Ａを有するＳｉｎ、嘆）１７
をマスクとして基板表面の圧力感知素子を形成すべき部
分とアイソレージ田ン頓域を形成すべき部分にホウ素イ
オン（Ｂ）をイオン打込みする。

このボロン打込みエネルギーは７５ｋｅＶ〜１２５ｋｅ
Ｖ　が好ましく、また打込みドーズ量は１０ａｔｏｍｓ
／ｃｍ　〜１０　ａｔｏｍｓ／ｃｍである０打込まれた
ポロンイオンは、このあとの熱処理によりｄｒｉｖｅ　
−ｉｎ　拡散され、第１４図に示すように基板表面に圧
力感知素子形成部と、それを取り囲むアイソレージコン
形成部にそれぞれｐ＋型層１８ａ。

１８ｂが同時に形成される。ｐ＋型埋込ｆＲ１８ａは圧
力センサの凹陥部を形成するためのエツチングストッパ
、そしてｐ＋型埋込１５１８ｂはアイソレーション頭載
の一部として使用される。

（２１上記酸化膜１７を除去した後、新らたな酸化を熱
酸化によって形成する。この酸化膜１９の形成の間、ｐ
型不純物（アンチモン）はｄｒｉｖｅ−ｉｎ拡散され、
第１４図に示すように、ｐ＋型埋込層１８ａ、１８ｂが
得られる。次に、圧力感知素子部分でのサブストレート
寄生トランジスタ動作発生の防止そして、バーチカルト
ランジスタのような能動素子部分でのコレクタ抵抗の低
減あるいはラテラルトランジスタのような能動素子部分
てのサブストレート寄生トランジスタ動作の発生防止を
なすために、ｎ　型埋込層形成のための工程を行う。す
なわち、まず酸化膜１９を選択エツチングすることによ
って選択的に不純物を導入するためのマスクを形成する
。この後、酸化膜１９をマスクとし工用い、ｎ型不純物
、例えばアンチモンをプレデポジション法またはイオン
打込み法により露出し工いる８）基板６の表面に導入す
る。−第１４図はイオン打込みの例を示している。この
場合、アンチモンイオン（ｓｂ　）は打込みエネルギー
　７５　ｋｅＶ〜１２５ｋｅＶによってＳｉ基板６０表
面に打込まれる。そし工、ドーズ量は１０　ａｔｏｍｓ
／　Ｃｍ’−１０’°ａｔｏｍｓ／ｃｍである。−力、
プレデポジション法の場合、前記実施例１と同様にｓｂ
、ｏ３のような固体不純物源をＳ　ｉ　ｗａｆｅｒｓと
ともに石英管内に置ぎ、Ａｒガス８よびＯ，ガスをキャ
リアガスとして用い、そしてその石英管が挿入されてい
る炉体な９００℃の温度に保つことによってｓｂ、ｏ、
をＳｉｗａｆｅｒｓの表面にｄｅｐｏｓｉ　ｔする。

なお、寄生ｐｎｐ）ランジメタの発生を充分防止するた
めに、第１４図に示すように圧力感知素子形成部のアン
チモンの導入はダ型埋込層１８ａと重なり、かつその埋
込層よりも幅広く行なわれる。

１３）　　酸化膜（Ｓｉ’Ｏ□膜）１９を取り除いた後
、第１５図に示すように全面に低濃度ｎ型のエピタキシ
ャルＳｉ層（不純物濃度：　１０　ａｔｏｍｓ／ｃｍ。

厚さ２３０μｍ）１０を形成する。この時、前工程で導
入したホウ素イオン（Ｂ）やアンチ七ンイオン（ｓｂ　
）によってｐ＋型埋込層１８ａ、１８ｂやｎ　型埋込層
２０ａ　、２０ｂがそれぞれ形成される。

ｐ　型埋込層１８ａ、１８ｂおよびｎ　型埋込層２０ａ
　、２０ｂの不純物濃度のピーク値は約１ｄ’　ａｔｏ
ｍｓ／ｃｍ”を示す。エピタキシャルＳｉ層１０の形成
は、シランの熱分解によって達成され、その時の温度は
１１００℃程度が好ましい。次に、エピタキシャルＳｉ
層１・０の表面に酸化膜（厚さ８０００Ａ　〜９０００
Ａ　を有スル５ｉｏｔｌｌｉ　）　２２ヲ形成する。こ
の酸化膜２２はＳｉ層１０の表面を熱酸化することによ
って得られる。他の方法として、周知のＣＶ　Ｄ　（Ｃ
ｂｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　
）法によって形成してもよい。また酸化膜に代えてＳｉ
３Ｎ、（シリコンナイトライド）のような絶縁膜を上記
Ｓｉ層１０の表面にデポジットしてもよい。

（４）次に、アイソレーション層が形成される。まず、
第１６図に示すように、酸化膜２２がホトレジスト処理
によって選択的に除去される。酸化膜（Ｓ　ｉ　Ｏｘ膜
）２２を選択的不純物導入マスクとして用い、露出して
（・るｎ型エピタキシャルＳｉ層２１表面にｐ型不純物
、例えばポロンを導入し、素子間を分離するためのｐ型
拡散層（アイソレーション層）２３を形成する。この時
、すでに前の工程で形成したｐ　型埋込層１８ｂからも
エピタキシャルＳｉ層２１内へｐ型不純物がｄｒｉｖｅ
−４ｎ拡散されるため、相方の拡散によって短時間で分
離が可能となる。したがって、横方向への拡散が低減さ
れる。このため、アイソレーション層２３の占有面積が
小さくなり、高集積化を計ることができる。

（５１圧力感知素子として用いる拡散抵抗を形成するた
めに、第１７図に示すようにＳｉｎｇ膜２２膜層２のホ
トレジスト処理を用いて選択的に除去する。そして、露
出したＳｉ層１０の表面にｐ型不純物、例えばボロンを
イオン打込みし、そしてその後ｄｒｉｖｅ　−ｉｎ拡散
することによってｐ型拡散抵抗２４を形成する。このｐ
型拡散抵抗２４のシート抵抗は１００Ω／口、そしてそ
の深さは２〜３μｍ程度である。

（６）第１８図に示したように、上記拡散抵抗２４を形
成した後、酸化膜２２をマスクとして利用した選択拡散
により島領域２１ａ内にラテヵルトランジスタを構成す
るｐ＋型工着ツタ領域２８ａおよびｐ＋型コレクタ領域
２８ｂを形成する。島領域２１ａはこのトランジスタの
ベース９域としての機能をはなす。次屁、選択拡散によ
り島頭載２１ｂ内にバーチカルトランジメタのペース測
成２９を形成し、このペース９域２９内にエミッタ領域
３０Ｊ３を形成する。この２チラルトランジスタおよび
バーチカルトランジスタは圧力感知素子の温度補償回路
用として使用される。

次に、５ＩＯ２膜２２に対してコンタクトエツチングを
行い、所定位置にコンタクトホールを形成する。この後
、ＡＬ蒸着によってＳｊＯ□膜２２膜面２表面１μｍ＝
１．７５μｍのＡ１層を形成する。

このＡ１層をホトエツチング法により選択的に除去し、
各素子領域に接続する電極（配線）２５を形成する。次
に、プラズマナイトライドまたはＰＳＧ（リンシリケー
トガラス）よりなるファイナルパッシベーション１ｉ２
６（厚さ＝１．２μｍ）を形成スる。このファイナルパ
ッシベーション膜２６はＳｉｎ、膜２２が外気にふれて
汚染されるのを防止するためである。特にプラズマカイ
２イドは安定な膜質なもっているため、その使用が望ま
しい。また、ＰＳＧ膜（厚さ：０．２μｍ）とプラズマ
ナイトライド膜（厚さ：１．１μｍ）とを頴次Ｓｉｎ、
膜２２上に形成した積層膜なファイナルパッシベーショ
ン膜として用いてもよい。

なお、前述した実施例１のように圧カ感知素子部のみ汚
い酸化膜を残しパッシベーションを除去し、膜質や厚さ
バラツキによる抵抗歪の不均一を軽減してもよい。

（４１ｐ型基板６の裏面をＫ　ＯＨ等のアルカリエラ・
チ液を用いて兵力性エツチングし、第１９図に示す凹陥
部２７をあける。この凹陥部形成のエツチングはｐ　型
埋込層に到達した後、実施例１で説明した理由と同様に
エッチ速度が制御される。このため、薄膜部１８ａの底
面は平坦なエッチ面が得られる。

第２０図、第２１図は上記プロセスにより得られた圧力
感知素子の周辺部に他の能動素子が形成された半導体装
置の一実施例を平面図及び断面図により具体的に示すも
のである。なお、第２０図は拡散層を主体とし、それを
実線で示している。

そして、第２１図は第２０図のＢ−Ｂ’切断断面図を示
している。

第２０図に８いて、（１００）面を有するＳｉ半導体基
体（Ｓｉエピタキシャル層２１．Ｓｉ基板６）のほぼ中
央部分の裏面に凹陥部２７すなわダイヤ７２ムが形成さ
れている。そして、このダイヤフラムを取り囲むように
圧力感知素子部と他の素子（能動素子）を分離するため
のｐ＋型アイソレーション層２３が形成されている。こ
のアイソレーション層２３によって取り囲まれたダイヤ
フラム（２７）の各辺には圧力感知素子として使用され
る抵抗体（拡散抵抗Ｒ８，Ｒ，、Ｒ８そしてＲ４がそれ
ぞれ形成されている。これら各抵抗体は、第２０図から
明らかなように同一構成を成し、そして配線層２５によ
ってブリッジ接続されている。次に、各抵抗体の構成を
抵抗体Ｒ１を代表して説明する。

この抵抗体Ｒ２は（１１０＞軸方向に向って形成された
ｐ型拡散抵抗層（シート抵抗＝１００９／口）と、この
（１１０＞軸に対して４５度の傾（（１００＞軸方向に
向って形成されたコンタクト用ｐ十型拡散層２８ａ（シ
ート抵抗：３０Ω／口）と、そして互いに平行に延びる
ｐ型拡散抵抗層２４を接続しているｐ＋型拡敬層２８ｂ
（シート抵抗３０Ω／口）とより構成されている。

（１１０＞軸方向もしくはその軸と等側軸方向に延びる
ｐ型拡散抵抗はピエゾ抵抗効果が大きく、ダイヤスラム
の歪に対して敏感に抵抗値変化が生ずる。特にｐ型の導
電型を示す抵抗層の場合、顕著である。一方、ｐ＋型型
数散層２８ａはピエゾ抵抗効果が小さい方向（（１００
＞軸もしくはそれと等側軸方向）にあり、しかも高濃度
に形成されているためダイヤフラムの歪に対する抵抗値
の変動が小さく無視できる。さらにｐ＋型拡散／Ｑ２８
ｂは高濃度であり、しかも正方形をなすように形成され
ているためダイヤフラムの歪に対する影響が無視できる
。これらｐ＋型型機散層２８ａ２８ｂはＰＮＰ）ランジ
メタ（ＰＮＰ、ＴＲ８）のエミッタおよびコレクタ領域
２８と同時に形成される。

ダイヤフラム内での抵抗間のチャンネルリーク防止のた
めに、ｐ型拡散抵抗層２４およびｐ＋型型機散層２８ａ
、２８ｂを取り囲むようにｎ＋型型機散層３０′形成さ
れている。このｎ＋型型機散層３０′ヒ素（Ａｓ　）ま
たはリン（Ｐ）などのｎ型不純物によって、ＮＰＮ）ラ
ンジメタのエミッタ９域３０ａ、コレクタコンタクト領
域３０ｂおよびＰＮＰ　）ランジメタのベースコンタク
ト領域３０ｃと同時に形成される。ダイヤ７２ム周辺に
位置したＰＮＰ　）ランジメタおよびＮＰＮ）ランジメ
タは温度補償回路あるいは増幅回路などを構成する。そ
して、半導体基体周辺には外部引き出し端子（ポンディ
ングパッド）３５が設けられている。ダイヤフラム２７
の底面は、第２１図から明らかなように、エツチングス
トッパーとしての不純物濃度勾配を有する高濃度のｐ＋
＋埋込層１８ａが形成されている。そし℃、このｐ＋＋
埋込層１８ａ上にはｎ＋＋埋込層２０ａが形成され、こ
のｎ　型埋込層の存在により寄生ｐｎｐ　）ランジメタ
（ｐ型拡散抵抗層２ｌ−ｎ−型エピタキシャル８）層２
１ａ−ｒ）＋型埋込層１８ａ）の動作を防止している。

すなわち、高濃度ｎ＋＋埋込層２０ａでキャリアを再結
合させ、ｐ型拡徹抵抗層２４からｐ＋＋埋込層１８ａへ
のキャリアの移動を防止している。

〔発明の効果〕

以上、実施例で述べた構成によれば下記のように発明の
目的が達成できるとともにそれ以外の多くの効果がもた
らされる。

；１１　　圧力感知素子部域（ダイヤフラムの底面）に
高濃度で、かつ不純物０度勾配をもった埋込層を形成す
ることにより凹陥部エッチの際にＤＩＬＷ部底面に平坦
面が得られる。

（２１高濃度ｐ十型層をｎ十型埋込層の下に設けること
罠より、凹陥部形成後にｎ＋型埋込すとｐ−型基板との
ｐｎ接合の露出がさけられ保護性が高められる。また、
寄生トランジスタの動作を防止することができる。

（３）感知素子周辺部に形成したｐ十埋込ＩｖＩは、エ
ピタキシャルｎ型Ｓｉ層表面からのｐ十型拡散層と結合
させて細〜１＠のアイソレージ冒ン領域を完成すること
ができる。このため、アイソレージ冒ン領域の占有面積
を小さくすることができ、高密度の半導体装置を得るこ
とができる。

１４３　　ｎ十型埋込層は周辺部において能動素子の一
部（ｎｐｎ　トランジスタのコレクタ、横形ｐｎｐトラ
ンジスタのペース）とし又利用することができる。

（５）　　エピタキシャルｎ型Ｓｉ層を厚くすることで
Ｓｉ薄膜部を十分厚くし、高い圧力（１００Ｔｏｒｒ。

以上）に適用できるセンサも精度良く製造することがで
きる。

（６１厚いｎ型Ｓｉ層を使用することで高耐圧能動素子
と高い圧力に適用可能な圧力センサとを一体化させたＩ
Ｃが実現できる。

（７１実施例１のようにエツチングストッパーとしてｎ
＋型埋込層を使用した場合、ｐ型拡散抵抗層直下におい
て寄生トランジスタが形成されな〜１゜（８）実施例２
の場合、異方性エツチング工程前は、バイポーラＩＣの
標準プロセスで能動素子部および圧力感知素子部を形成
することができ、プロセス工程の増加がない。すなわち
、エツチングストッパとしてのｐ＋型埋込層１８ａはア
イソレージ１ン領域の一部を構成するｐ＋型埋込層ｉｓ
ｂと同時に形成できる。また、寄生トランジスタ防止の
ためのｎ＋型埋込層２０ａは能動素子部分のｎ　型埋込
層２０ｂと同時に形成できる。

以上本発明者によってなされた発明をその実施例にもと
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で程々変
更可能であることはいうまでもない。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である圧力感知素子を有す
る半導体装量の製造法について説明したが、それに限定
されるものではない。

たとえば、薄膜部を有する電子装置の薄膜部形成技術に
適用できる。

【図面の簡単な説明】

第１図は従来のシリコンダイヤフラム圧力センサの例を
示す断面図である。 第２図は第１図に示した圧力センサの問題を表わす断面
図である。 ンサの問題を表わす断面図である。 第４図〜第８図は本発明にょる圧力センサの製造プロ峯
スの要部を示す工程断面図である。 第９ａ図は半導体における不純物濃度とアルカリエッチ
液によるエッチ速度との関係を示す曲線図である。 第９ｂ図は、第７図に示された半導体のｘ−ｘ’切断部
分の不純物濃度分布を示す図である。 第９ｃ図は、第７図に示された半導体の部分拡大断面図
である。 第１０図は本発明による圧力センサ（単体）の一実施例
を示す平面図である。 第１１図は第１Ｏ図におけるＡ−Ａ’切断断面図である
。 第１２図は本発明による圧力センサ（単体）の他の実施
例を示す平−図である。 第１３図〜第１９図は本発明による圧力センサを有する
ＩＣの製造プロセスの要部を示す工程断面図である。 第２０図は本発明による圧力センサを有するＩＣの一実
施例の装部な示す平面図、 第２１図は第２０図におけるＢ−Ｂ’切断断面図である
。 ６・・・ＳＩ基板（フェノ・）、７・・・酸化膜、８・
・・低り度ｎ型Ｓｉ層、９・・・高濃度ｎ型埋込層、１
０・・・ｐ型拡散抵抗頓域、１２・・・電極（配線）、
１３・・・ファイナルパッシベーション膜、１５・・・
凹陥部、１６・・・ｐ１型埋込層、１８・：・ｐ“型層
、２０・・・ｎ＋型埋込層、２１・・・ｎ型エピタキシ
ャルＳｉ７１％２３・・・アイソレーション層、２４・
・・ｐ型拡散抵抗、２７・・・ダイヤフラム。 代理人　　弁理士　　高　橋　　明　美　）ＦＩＧ、　
　７ ＦＩＧ、　　２ ＦＩＧ、　　３ａ ＦＩＧ、　　３ｂ ＦＩＧ、　　４ ＦＩＧ、　　５ ＦＩＧ、　　６ ＦＩＧ、　　７ ＦＩＧ、　　８ ＦＩＧ、　　１２ ＦＩＧ、　　９ａ ｆ延、ｐデＵＬ（Ｎ） ＦＩＧ、　　９ｂ Ｘ　　　イさ　−　Ｘ゛ ＦＩＧ、　　９ｃ ＦＩＧ、　　７０ ＦＩＧ、　　７１ ＦＩＧ、　　１３ ＦＩＧ、　　１４ ＦＩＧ、　　７５ ＦＩＧ、　　７６ １８ｂ（９勺　　　　　　　　　　　　　　＋８ｂ（１
）”）　　６ＦＩＧ、　　７７ ＦＩＧ、　　７８ ＦＩＧ、　　７９

Claims (1)

1. 【特許請求の範囲】 １、半導体基体の一部に、その基体の裏面をエッチング
   することにより薄膜部が形成され、その薄膜部の一主面
   には複数の半導体抵抗層が形成され、かつそれら抵抗は
   ブリッジ接続を成し、上記薄膜部の反対主面には不純物
   濃度勾配を有する高濃度半導体層が形成されている圧力
   感知素子を有する半導体装置。 ２、上記半導体基体は（１００）面を有し、上記半導体
   抵抗層は＜１１０＞軸方向もしくはその軸と等価軸方向
   に形成されていることを特徴とする特許請求の範囲第１
   項記載の半導体装置。 ３、上記半導体基体はｎ型単結晶シリコン、上記半導体
   抵抗層はｐ型拡散層そして上記高濃度半導体層はｎ型拡
   散層であることを特徴とする特許請求の範囲第１項記載
   の半導体装置。 ４、以下の工程から成る圧力感知素子および能動素子を
   有する半導体装置の製造法。 （１）第１、第２主面を有する第１導電型半導体基板を
   準備する工程、 （２）第１主面に第１導電型不純物を選択的に導入し、
   互いに離間する第１、第２埋込層（１８ａ、１８ｂ）を
   形成する工程、 （３）第１主面に第２導電型不純物を選択的に導入し、
   上記第１埋込層に重なりかつ第１埋込層よりも幅広い第
   ３埋込層（２０ａ）と、その第３埋込層から離間してい
   る第４埋込層（２０ｂ）を形成する工程と、 （４）第１主面にエピタキシャル成長により第２導電型
   半導体層（２１）を形成する工程、 （５）上記半導体層（２１）の表面に第１導電型不純物
   を選択的に導入し、上記第２埋込層（１８ｂ）に達する
   アイソレーション用半導体領域（２３）を形成する工程
   、 （６）上記第１半導体領域によって取り囲まれた上記第
   １埋込層（１８ａ）上に位置する上記半導体層主面に第
   １導電型不純物を選択的に導入し、圧力感知素子として
   用いる複数の半導体抵抗層を形成する工程、 （７）上記第４埋込層（２０ｂ）上に位置する上記半導
   体層主面に第１導電型不純物を選択的に導入し、能動素
   子として用いる半導体領域を形成する工程、 （８）上記半導体抵抗層および能動素子用半導体領域に
   接続する金属配線層を形成する工程、そして（９）第２
   主面から上記第１埋込層（１８ａ）に達するように選択
   的にエッチングし、ダイヤフラムを形成する工程。