JPH07193372A - セラミック多層配線基板およびその製造法並びにセラミック多層配線基板用導電材料 - Google Patents

セラミック多層配線基板およびその製造法並びにセラミック多層配線基板用導電材料

Info

Publication number
JPH07193372A
JPH07193372A JP5330831A JP33083193A JPH07193372A JP H07193372 A JPH07193372 A JP H07193372A JP 5330831 A JP5330831 A JP 5330831A JP 33083193 A JP33083193 A JP 33083193A JP H07193372 A JPH07193372 A JP H07193372A
Authority
JP
Japan
Prior art keywords
layer
conductor
wiring board
substrate
main component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5330831A
Other languages
English (en)
Other versions
JP3286651B2 (ja
Inventor
Nozomi Tanifuji
望 谷藤
Akihiko Naito
昭彦 内藤
Koji Sawada
孝二 沢田
Toru Nomura
徹 野村
Yoshiyuki Miyase
善行 宮瀬
Takashi Nagasaka
長坂  崇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Nippon Steel and Sumikin Electronics Devices Inc
Original Assignee
Sumitomo Metal Ceramics Inc
NipponDenso Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Metal Ceramics Inc, NipponDenso Co Ltd filed Critical Sumitomo Metal Ceramics Inc
Priority to JP33083193A priority Critical patent/JP3286651B2/ja
Priority to DE69408432T priority patent/DE69408432T2/de
Priority to EP94120404A priority patent/EP0660651B1/en
Priority to US08/362,129 priority patent/US5627344A/en
Publication of JPH07193372A publication Critical patent/JPH07193372A/ja
Priority to US08/561,539 priority patent/US5729893A/en
Application granted granted Critical
Publication of JP3286651B2 publication Critical patent/JP3286651B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/245Reinforcing conductive patterns made by printing techniques or by other techniques for applying conductive pastes, inks or powders; Reinforcing other conductive patterns by such techniques
    • H05K3/247Finish coating of conductors by using conductive pastes, inks or powders
    • H05K3/248Finish coating of conductors by using conductive pastes, inks or powders fired compositions for inorganic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49883Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials the conductive materials containing organic materials or pastes, e.g. for thick films
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4061Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/09Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092Dispersed materials, e.g. conductive pastes or inks
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113Via provided in pad; Pad over filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/035Paste overlayer, i.e. conductive paste or solder paste over conductive layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/245Reinforcing conductive patterns made by printing techniques or by other techniques for applying conductive pastes, inks or powders; Reinforcing other conductive patterns by such techniques
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00Stock material or miscellaneous articles
    • Y10S428/901Printed circuit
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126Assembling bases
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128Assembling formed circuit to base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49163Manufacturing circuit on or in base with sintering of base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49165Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 (修正有) 【構成】 W又は/およびMoを主成分とする配線導体
層2を内蔵したアルミナ質セラミック多層基板1の表面
にCu導体5を接続し、該Cu導体5の接続部分である
スルーホール3にW/Mo40〜90wt%、Ir,P
t,Ni,Ti,Crの1又は2の10〜60wt%の
混合焼結層を設けたものである。又、アルミナ質多層基
板と内部配線導体並びに混合焼結層は同時焼成とし、そ
こへCuペーストを塗布、印刷して焼成する方法であ
る。混合焼結層にはアルミナ基板との熱膨張率の差を調
整するため30wt%までのAl23を含有することが
できる。 【効果】 内部導体と表層導体との接合に優れ、接合強
度並びに導電性にすぐれ、又、精密配線が可能であるた
め、電子回路部品の小型化に有効である。焼成工程を一
部省略することができ、しかも製品の寸法のバラツキも
少ないので、生産性が高く、付加価値の高いセラミック
多層配線基板を製造することができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、電子回路部品として
使用されるセラミック多層配線基板およびその製造法並
びにその製造に用いる導電材料に関する。
【0002】
【従来の技術】従来、集積回路に使用されるセラミック
多層配線基板においては、高融点金属からなる導体を内
蔵させ、その内蔵導体を表面基板のスルーホールから露
出させ、そこに銅を主成分とする金属厚膜を表面導体と
して連接している。このような構成においては接触抵抗
が高く、接着強度も弱くなる欠点がある。そこで、この
ような欠点を防ぐ提案がなされており、例えば特開平3
−218693号公報が知られている。具体的に図3に
基づいて説明すると、基板11と内部配線導体12とを
同時焼成した後、内部配線導体12の表面スルーホール
13から露出している部分をPt,Pdなどのメタロオ
ーガニックペーストにより覆って焼成し、メタライズ層
14を形成し、さらにその上を覆ってCuを主成分とす
るペーストを印刷等により塗布し、焼成することにより
銅厚膜よりなる表面導体15を形成する。
【0003】
【発明が解決しようとする課題】上記従来例に示したも
のは多層配線基板としてすぐれたものではあるが、さら
なる改良の余地がある。例えば、焼成工程が基板と内部
配線導体との同時焼成、メタライズ層の焼成、表面導体
形成時の焼成と3段階となり、さらなる工程の短縮が望
まれる。又、焼成に伴う寸法のバラツキが発生し、メタ
ライズ層でスルーホール部の周辺を幅広く完全に覆わな
いと、内部導体が直接表面導体に接触する部分が発生し
て、接続不良が発生する。このように安全を見越してメ
タライズ層を幅広く形成するため、より小型化配線の需
要には完全に応えきれない。表面導体の上にチップ部品
を半田付けすると、半田熱によりスルーホール部分の耐
久性が劣化し、部品実装用ランドとして使用できなくな
る。そのためスルーホール部分を保護体で覆い、その外
側まで表面導体を引き出して、その部分にチップ部品を
半田付けすることが行われる。このことも、さらなる小
型化配線上問題となる。この発明では生産性と品質が高
く、さらに小型化の需要に応えることができるセラミッ
ク多層配線基板を提供するものである。
【0004】
【課題を解決するための手段】この発明の第一はW又は
/およびMoを主成分とする配線導体層を内蔵したアル
ミナ質セラミック多層基板の表面に、Cuを主成分とす
る金属厚膜の表面導体層部分を接続し、該表面導体層の
接続部分であるアルミナ質基板のスルーホール部に、W
又は/およびMo40〜90wt%とIr,Pt,N
i,Ti,Crの1種又は2種以上の10〜60wt%
の混合焼結層を設けてなることを特徴とするセラミック
多層配線基板である。この発明ではアルミナ質基板のス
ルーホール部に、内部導体と表層導体とを接続するW又
は/およびMo40〜90wt%とIr,Pt,Ni,
Ti,Crの1種又は2種以上10〜60wt%の混合
焼結層を設けたことにより品質が安定する。
【0005】混合焼結層におけるIr,Pt,Ni,T
i,CrはW又は/およびMoの還元力を抑制する金属
で、W又は/およびMoとの代表的な組合せ例はWとI
rである。以下この組合せを主として説明する。すなわ
ち、焼結によりIrはWに固溶し合金化するため、W単
体の成分量が減少し、表層導体焼結時にCuペーストに
働くWの還元力が抑制され、Cu厚膜の焼結反応が安定
し、緻密で高強度でかつ高導電性の膜質となる。又、I
rはCu厚膜の焼成工程で、小量Cu内に固溶して、W
とIrの混合焼結層とCu厚膜との界面近傍に強固な接
合層を形成し、Cu厚膜の接合強度を向上させる。Ir
の含有量が10wt%未満ではWを合金化する量が少な
くW単体の残存量が大で還元力の抑制が十分でなくな
る。又、60wt%を超える含有は基板との同時焼成
時、Ir粉末とアルミナ基板との焼結特性の差が大きく
なるため、スルーホールとしての信頼性が劣化するため
と経済性の見地から不適当である。Irの含有量は35
〜50wt%がより望ましい。
【0006】WとIrの混合焼結層は、表層のスルーホ
ールの大部分を占めてもよいし、又、その一部分でもよ
い。又、必要に応じてWとIrの混合焼結層に外掛で3
0wt%までのAl23を混合してもよい。そうするこ
とによって、アルミナ質基板のスルーホール部分の穴径
の大きい場合などで、スルーホール内に充填する混合焼
結層形成用のペーストとアルミナ質基板材料の同時焼結
時における熱収縮率の差が大きくなって、その結果、基
板の反り等による寸法バラツキが発生することを少なく
することができる。混合するAl23の量が30wt%
を超えると混合焼結層の導電性に対する影響が大きくな
るので好ましくない。Al23の量は5〜20wt%が
より望ましい。
【0007】この発明の第二は、W又は/およびMoを
主成分とする配線導体形成材料を内蔵させてアルミナ質
基板を多層に形成し、その表層の導体との接続部分であ
るスルーホールに、W又は/およびMo粉末40〜90
wt%とIr,Pt,Ni,Ti,Crの1種又は2種
以上の粉末10〜60wt%を有機バインダとともに混
合したペーストを充填し、基板と内部導体を同時に焼成
し、次いで表層にCuを主成分とする導体厚膜形成用ペ
ーストを配して焼成することを特徴とするセラミック多
層配線基板の製造法である。この製造法によれば、従来
技術におけるメタライズ層形成のための焼結工程を省略
することができ、アルミナ質基板と内部導体およびW−
Irに代表される混合焼結層とを同時焼成することがで
きる。
【0008】WとIrに代表される金属の作用は前述の
とおりであるが、そのペースト作成に用いる有機バイン
ダとしては通常の例えばエチルセルロース樹脂を主とし
てこれを溶剤に溶解したものを用いる。Cuを主成分と
する導体厚膜形成用ペースとしては、市販の例えば商品
名Du Pont#9922を用いる。なお、この発明
においても混合焼結層にAl23を30wt%まで含有
させることができる。この発明の第三は、W又は/およ
びMo粉末40〜90wt%とIr,Pt,Ni,T
i,Crの1種又は2種以上の粉末10〜60wt%を
有機バインダとともに混合してなることを特徴とする多
層配線基板用導電材料である。
【0009】すなわち、かかる導電材料は、前記第二の
発明におけるW又は/およびMo粉末よりなる内部導体
とCuを主成分とする導体厚膜とを接続するための材料
として好適なものである。Ir,Pt,Ni,Ti,C
rの1種又は2種以上はW又は/およびMoの還元力を
抑制する金属であり、最も好ましい組合せは、W−Ir
である。このW−Ir混合物について、その作用を説明
すると、図2に示すように、アルミナ基板1のスルーホ
ール3内の内部導体2の上部に、W−Ir混合焼結層4
材料を充填して同時焼成すると、IrがWへ固溶して合
金化するとともに、一部のIrは内部導体2のWと界面
6において固溶して、接合を強固にする。次にCuを主
成分とする導体厚膜層5のペーストをもって、アルミナ
基板1のスルーホール3におけるW−Ir混合焼結層4
の周囲に塗布し焼成すると、Irの一部はCu厚膜との
界面7においてCuと固溶し、強固な接合層を形成し、
Cu厚膜の接合強度が向上する。又、前述のようにIr
によってCuに対して還元力の強いW単体の成分量が減
少することによりCu厚膜の焼結反応が安定し、緻密で
高強度の表層導体厚膜が形成される。以上は主として、
W−Irの混合物について述べてきたが、MoとIr、
あるいはMoやWとその他のPt,Ni,Ti,Crの
1種又は2種以上の組合せにおいても同等の効果が得ら
れる。
【0010】
【実施例】次に実施例と比較例によって本発明を詳細に
説明する。図1は、本発明製品の一例で、多層のアルミ
ナ質基板1の内部に内部導体2が配置され、その表層ア
ルミナ質基板1のスルーホール3の外面側にW又は/お
よびMoとIr,Pt,Ni,Ti,Crの1種又は2
種以上との混合焼結層4があり、その周辺にはCu厚膜
層5が形成される。最終的にはチップ部品Mをはんだ等
の接合材8を介してCu厚膜層に配置する。
【0011】実施例1 平均粒径3〜4μmφのW粉末に同等の粒度分布を有す
るIr粉末を加え、エチルセルロース樹脂を主として溶
剤に溶解した有機バインダと混合し、ペーストを作成し
た。アルミナ質セラミック基板の表面のスルーホール部
に当該ペーストを充填印刷して基板と同時焼成した。次
に当該スルーホール部を中心として、市販のCuペース
ト(DuPont社製#9922)を2mm×2mm角
の大きさに印刷して焼成し、製品とした。この製品の接
着強度を初期強度と150℃高温保管後の強度で評価し
た。測定方法は、235℃±5℃の溶融半田槽に製品を
浸漬後、2mm×2mm角の大きさのランドに引張試験
用のリード線(線径0.6mmφ)を半田付けし、ピー
ル引張法により、初期強度と150℃で1000時間保
管後の強度を測定した。製品の組成並びに接着強度並び
に評価を表1に示す。併せて比較例として、この発明の
組成外の例の試験結果も表1に併記する。なお比較例の
No.10はPtメタロオーガニックペーストによるメタ
ライズ層をW膜上に形成したものである。
【0012】
【表1】
【0013】実施例、比較例共に溶融半田槽内に浸漬す
ることによる半田濡れ面積率は良好で、実用上問題のな
いレベルであった。実施例1に示すWとIrとの組成比
のペーストおよびアルミナ粉末を添加したペーストを用
いた例では、いずれも初期強度と高温放置試験後の強度
が大きく良好な結果を得た。Ptメタライズ層形成方式
のNo.10を含めて、比較例においては、初期強度と高
温放置試験後の強度不足が顕著であり、接合性能が実施
例に比して劣っている。
【0014】実施例2 実施例1におけるWの一部をMoに代えた以外は実施例
1と同様にして、強度試験をした。混合焼結層形成用ペ
ースの組成と接着強度の試験結果を表2に示す。
【0015】
【表2】
【0016】実施例3 実施例1においてIrに代えてPt,Ni,Ti,Cr
を用いた例を表3に示す。
【0017】
【表3】
【0018】
【発明の効果】この発明はアルミナ質セラミック多層配
線基板における内部導体と表層導体との接合が優れ、接
合強度並びに導電性にすぐれ、又、精密配線が可能であ
るため、電子回路部品の小型化に有効である。さらに、
この発明の製造法によれば、従来に比して焼成工程を一
部省略することができ、しかも製品の寸法のバラツキも
少ないので、生産性が高く、付加価値の高いセラミック
多層配線基板を製造することができる。
【図面の簡単な説明】
【図1】この発明の実施例の断面図である。
【図2】この発明の要部の作用の説明図である。
【図3】従来例の説明図である。
【符号の説明】
1 アルミナ質基板 2 内部導体 3 スルーホール 4 混合焼結層 5 Cu厚膜層 M チップ部品 8 はんだ等の接合材
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沢田 孝二 山口県美祢市大嶺町東分字岩倉2701番1 株式会社住友金属セラミックス内 (72)発明者 野村 徹 愛知県刈谷市昭和町一丁目1番地 日本電 装株式会社内 (72)発明者 宮瀬 善行 愛知県刈谷市昭和町一丁目1番地 日本電 装株式会社内 (72)発明者 長坂 崇 愛知県刈谷市昭和町一丁目1番地 日本電 装株式会社内

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 W又は/およびMoを主成分とする配線
    導体層を内蔵したアルミナ質セラミック多層基板の表面
    に、Cuを主成分とする金属厚膜の表面導体層部分を接
    続し、該表面導体層の接続部分であるアルミナ質基板の
    スルーホール部に、W又は/およびMo40〜90wt
    %とIr,Pt,Ni,Ti,Crの1種又は2種以上
    の10〜60wt%の混合焼結層を設けてなることを特
    徴とするセラミック多層配線基板。
  2. 【請求項2】 混合焼結層がさらに30wt%以下のア
    ルミナを含有する請求項1記載のセラミック多層基板。
  3. 【請求項3】 W又は/およびMo粉を主成分とする配
    線導体形成材料を内蔵させてアルミナ質基板材料を多層
    に形成し、その表層の導体との接続部分であるスルーホ
    ールに、W又は/およびMo40〜90wt%とIr,
    Pt,Ni,Ti,Crの1種又は2種以上の粉末10
    〜60wt%を有機バインダとともに混合したペースト
    を充填し、基板と内部導体を同時に焼成し、次いで表層
    にCuを主成分とする導体厚膜形成用ペーストを配して
    焼成することを特徴とするセラミック多層配線基板の製
    造法。
  4. 【請求項4】 W又は/およびMo粉末40〜90wt
    %とIr,Pt,Ni,Ti,Crの1種又は2種以上
    の粉末10〜60wt%にさらに30wt%以下のアル
    ミナ粉末を添加して有機バインダとともに混合したペー
    ストを用いる請求項3記載セラミック多層配線基板の製
    造法。
  5. 【請求項5】 W又は/およびMo粉末40〜90wt
    %とIr,Pt,Ni,Ti,Crの1種又は2種以上
    の粉末10〜60wt%を有機バインダとともに混合し
    てなることを特徴とする多層配線基板用導電材料。
  6. 【請求項6】 さらに30wt%以下のアルミナ粉末を
    含有する請求項5記載の多層配線基板用導電材料。
JP33083193A 1993-12-27 1993-12-27 セラミック多層配線基板およびその製造法並びにセラミック多層配線基板用導電材料 Expired - Lifetime JP3286651B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP33083193A JP3286651B2 (ja) 1993-12-27 1993-12-27 セラミック多層配線基板およびその製造法並びにセラミック多層配線基板用導電材料
DE69408432T DE69408432T2 (de) 1993-12-27 1994-12-22 Keramisches Mehrschichtschaltungssubstrat, Verfahren zu seiner Herstellung und elektrisch leitfähiges Material zur Verwendung in keramischem Mehrschichtschaltungssubstrat
EP94120404A EP0660651B1 (en) 1993-12-27 1994-12-22 Multilayer ceramic circuit substrate, process for producing the same, and electrically conductive material for use in multilayer ceramic circuit substrate
US08/362,129 US5627344A (en) 1993-12-27 1994-12-22 Multilayer ceramic circuit substrate, process for producing the same, and electrically conductive material for use in multilayer ceramic circuit substrate
US08/561,539 US5729893A (en) 1993-12-27 1995-11-22 Process for producing a multilayer ceramic circuit substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP33083193A JP3286651B2 (ja) 1993-12-27 1993-12-27 セラミック多層配線基板およびその製造法並びにセラミック多層配線基板用導電材料

Publications (2)

Publication Number Publication Date
JPH07193372A true JPH07193372A (ja) 1995-07-28
JP3286651B2 JP3286651B2 (ja) 2002-05-27

Family

ID=18237031

Family Applications (1)

Application Number Title Priority Date Filing Date
JP33083193A Expired - Lifetime JP3286651B2 (ja) 1993-12-27 1993-12-27 セラミック多層配線基板およびその製造法並びにセラミック多層配線基板用導電材料

Country Status (4)

Country Link
US (2) US5627344A (ja)
EP (1) EP0660651B1 (ja)
JP (1) JP3286651B2 (ja)
DE (1) DE69408432T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5950306A (en) * 1995-12-12 1999-09-14 Yamaichi Electronics Co., Ltd. Circuit board
KR101101574B1 (ko) * 2009-09-18 2012-01-02 삼성전기주식회사 세라믹 기판 및 그의 제조 방법

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3286651B2 (ja) * 1993-12-27 2002-05-27 株式会社住友金属エレクトロデバイス セラミック多層配線基板およびその製造法並びにセラミック多層配線基板用導電材料
US5670750A (en) * 1995-04-27 1997-09-23 International Business Machines Corporation Electric circuit card having a donut shaped land
US6195883B1 (en) * 1998-03-25 2001-03-06 International Business Machines Corporation Full additive process with filled plated through holes
JP3234757B2 (ja) * 1995-12-05 2001-12-04 インターナショナル・ビジネス・マシーンズ・コーポレーション 多層配線基板及びその製造方法
JP3704864B2 (ja) 1997-02-12 2005-10-12 株式会社デンソー 半導体素子の実装構造
JPH10308582A (ja) * 1997-05-07 1998-11-17 Denso Corp 多層配線基板
JP3709752B2 (ja) * 1999-01-26 2005-10-26 株式会社村田製作所 誘電体セラミック組成物及びセラミック多層基板
EP1213952A3 (en) * 2000-12-05 2004-06-30 Matsushita Electric Industrial Co., Ltd. Circuit substrate and manufacturing method thereof
US6800815B1 (en) * 2001-01-16 2004-10-05 National Semiconductor Corporation Materials and structure for a high reliability bga connection between LTCC and PB boards
US6762369B2 (en) * 2001-10-29 2004-07-13 Matsushita Electric Industrial Co., Ltd. Multilayer ceramic substrate and method for manufacturing the same
US7222419B2 (en) * 2001-12-19 2007-05-29 Chung-Shan Institute Of Science And Technology Method of fabricating a ceramic substrate with a thermal conductive plug of a multi-chip package
US20050013989A1 (en) * 2002-05-28 2005-01-20 Yoshiyuki Hirose Aluminum nitride sintered compact having metallized layer and method for preparation thereof
US6900395B2 (en) * 2002-11-26 2005-05-31 International Business Machines Corporation Enhanced high-frequency via interconnection for improved reliability
DE102004032706A1 (de) * 2004-07-06 2006-02-02 Epcos Ag Verfahren zur Herstellung eines elektrischen Bauelements und das Bauelement
US20060021792A1 (en) * 2004-07-28 2006-02-02 Myers Bruce A Surface mount axial leaded component for an electronic module
EP1666161A1 (en) * 2004-11-25 2006-06-07 Nederlandse Organisatie voor toegepast-natuurwetenschappelijk Onderzoek TNO System for absorb spray overflow
US7650694B2 (en) * 2005-06-30 2010-01-26 Intel Corporation Method for forming multilayer substrate
TW200920215A (en) * 2007-10-17 2009-05-01 Murata Manufacturing Co Multilayer ceramic substrate and process for producing the multilayer ceramic
KR100896610B1 (ko) * 2007-11-05 2009-05-08 삼성전기주식회사 다층 세라믹 기판 및 그 제조방법
KR20110019536A (ko) * 2009-08-20 2011-02-28 삼성전기주식회사 세라믹 기판 및 그 제조방법
JP5737388B2 (ja) * 2011-03-28 2015-06-17 株式会社村田製作所 ガラスセラミック基板およびその製造方法
KR20140024584A (ko) * 2012-08-20 2014-03-03 삼성전기주식회사 내부전극용 도전성 페이스트 조성물 및 이를 포함하는 적층 세라믹 전자부품
EP3030061B1 (en) * 2013-07-29 2021-01-06 Kyocera Corporation Wiring substrate, wiring substrate with lead, and electronic device
KR102093157B1 (ko) * 2014-12-01 2020-03-25 삼성전기주식회사 다층 세라믹 기판
SG11201703892PA (en) * 2014-12-09 2017-06-29 Intel Corp Microelectronic substrates having copper alloy conductive route structures
CN105934085A (zh) * 2016-06-28 2016-09-07 广东欧珀移动通信有限公司 Pcb板及具有其的移动终端

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2742534C2 (de) * 1977-09-21 1985-01-24 Siemens AG, 1000 Berlin und 8000 München Verbindungselement für elektronische Schaltungen
JPS5975695A (ja) * 1982-10-23 1984-04-28 日本碍子株式会社 セラミツク厚膜回路基板
KR900004379B1 (ko) * 1983-09-16 1990-06-23 마쯔시다덴기산교 가부시기가이샤 세라믹 다층기판 및 그 제조방법
US4685030A (en) * 1985-04-29 1987-08-04 Energy Conversion Devices, Inc. Surface mounted circuits including hybrid circuits, having CVD interconnects, and method of preparing the circuits
JPS62123795A (ja) * 1985-11-25 1987-06-05 株式会社東芝 配線基板
US4770953A (en) * 1986-02-20 1988-09-13 Kabushiki Kaisha Toshiba Aluminum nitride sintered body having conductive metallized layer
JPH0714105B2 (ja) * 1986-05-19 1995-02-15 日本電装株式会社 混成集積回路基板及びその製造方法
US4861641A (en) * 1987-05-22 1989-08-29 Ceramics Process Systems Corporation Substrates with dense metal vias
DE3924225C2 (de) * 1988-07-22 1994-01-27 Mitsubishi Electric Corp Verfahren zur Herstellung eines Keramik-Metall-Verbundsubstrats sowie Keramik-Metall-Verbundsubstrat
JPH0693545B2 (ja) * 1988-12-23 1994-11-16 株式会社住友金属セラミックス セラミック多層配線基板およびその製造方法
US5031308A (en) * 1988-12-29 1991-07-16 Japan Radio Co., Ltd. Method of manufacturing multilayered printed-wiring-board
US5156903A (en) * 1989-12-21 1992-10-20 Sumitomo Metal Ceramics Inc. Multilayer ceramic substrate and manufacture thereof
JP2931910B2 (ja) * 1989-12-26 1999-08-09 京セラ株式会社 回路基板
JPH05183273A (ja) * 1990-09-07 1993-07-23 Hitachi Ltd 多層配線基板装置とその製造方法ならびにそれを用いた電子装置
JPH05218646A (ja) * 1992-02-05 1993-08-27 Ngk Insulators Ltd 薄膜多層配線基板の製造方法
US5259110A (en) * 1992-04-03 1993-11-09 International Business Machines Corporation Method for forming a multilayer microelectronic wiring module
US5329695A (en) * 1992-09-01 1994-07-19 Rogers Corporation Method of manufacturing a multilayer circuit board
JP3237258B2 (ja) * 1993-01-22 2001-12-10 株式会社デンソー セラミック多層配線基板
JP3286651B2 (ja) * 1993-12-27 2002-05-27 株式会社住友金属エレクトロデバイス セラミック多層配線基板およびその製造法並びにセラミック多層配線基板用導電材料

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5950306A (en) * 1995-12-12 1999-09-14 Yamaichi Electronics Co., Ltd. Circuit board
KR101101574B1 (ko) * 2009-09-18 2012-01-02 삼성전기주식회사 세라믹 기판 및 그의 제조 방법

Also Published As

Publication number Publication date
US5729893A (en) 1998-03-24
EP0660651A1 (en) 1995-06-28
JP3286651B2 (ja) 2002-05-27
EP0660651B1 (en) 1998-02-04
US5627344A (en) 1997-05-06
DE69408432D1 (de) 1998-03-12
DE69408432T2 (de) 1998-05-20

Similar Documents

Publication Publication Date Title
JPH07193372A (ja) セラミック多層配線基板およびその製造法並びにセラミック多層配線基板用導電材料
US4835344A (en) Electronic component parts and method for manufacturing the same
US4924033A (en) Brazing paste for bonding metal and ceramic
JP5585080B2 (ja) 電極構造及びその製造方法、回路基板、半導体モジュール
US6338893B1 (en) Conductive paste and ceramic printed circuit substrate using the same
US6680528B2 (en) Electronic component and electronic equipment using the same
JP2006140538A (ja) 配線基板
JP2021027195A (ja) 電子部品および実装構造体
JPH11126797A (ja) 配線基板の接続構造
JPS58130590A (ja) セラミツク配線基板および該セラミツク配線基板を用いた厚膜ハイブリツドic
JP2003155593A (ja) 配線基板
JP2000195888A (ja) 半導体装置
JP3771854B2 (ja) 配線基板
JP2002217336A (ja) 配線基板
JPH1050915A (ja) 半導体装置及びその製造方法
JP2003037010A (ja) チップ積層型電子部品およびその製造方法
JP3810206B2 (ja) 配線基板
JPH08274422A (ja) 回路基板
JP2685159B2 (ja) 電子部品収納用パッケージ
JP3512554B2 (ja) 配線基板
JPH10208970A (ja) 積層セラミックコンデンサ
JPH05343460A (ja) セラミック回路基板及び半導体装置
JPH0312988A (ja) 金導体厚膜印刷配線基板
JPH10214860A (ja) 配線基板
JP2003249744A (ja) 配線基板

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090308

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100308

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110308

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120308

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120308

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140308

Year of fee payment: 12

EXPY Cancellation because of completion of term