JPH05343460A - セラミック回路基板及び半導体装置 - Google Patents

セラミック回路基板及び半導体装置

Info

Publication number
JPH05343460A
JPH05343460A JP4177594A JP17759492A JPH05343460A JP H05343460 A JPH05343460 A JP H05343460A JP 4177594 A JP4177594 A JP 4177594A JP 17759492 A JP17759492 A JP 17759492A JP H05343460 A JPH05343460 A JP H05343460A
Authority
JP
Japan
Prior art keywords
conductor
palladium
silver
layer conductor
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4177594A
Other languages
English (en)
Inventor
Rikiya Kamimura
力也 上村
Yoshitaka Nagayama
義高 永山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
NipponDenso Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NipponDenso Co Ltd filed Critical NipponDenso Co Ltd
Priority to JP4177594A priority Critical patent/JPH05343460A/ja
Publication of JPH05343460A publication Critical patent/JPH05343460A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Powder Metallurgy (AREA)

Abstract

(57)【要約】 【目的】 ボンディングワイヤの接続性及び信頼性に優
れ,かつ小型化された,セラミック回路基板及び半導体
装置を提供すること。 【構成】 セラミック回路基板は,セラミック基板21
と,この上に形成されボンディングワイヤ3を電気的に
接続するための厚膜導体1と,半導体素子4を搭載する
ための配線導体膜5とを有する。厚膜導体1は,少なく
ともボンディングワイヤ3を接続する上層導体11とセ
ラミック基板21に接合する下層導体12とよりなる。
上層導体11は,銀とパラジウムとを焼成合金化した銀
−パラジウム導体よりなり,上層導体におけるパラジウ
ムの含有率は下層導体12のパラジウムの含有率よりも
5〜20重量%多い。これにより,厚膜導体1の表面は
緻密化されて,ボンディングワイヤの接続性及び信頼性
が向上する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は,ボンディングワイヤの
接続性及び信頼性に優れ,かつ小型化された,セラミッ
ク回路基板及び半導体装置に関する。
【0002】
【従来技術】従来,例えば図6に示すごとく,半導体装
置8に使用されるセラミック回路基板7は,セラミック
基板70と,その上に形成され半導体素子及び部品を搭
載し,かつ電気的に接続するための厚膜導体71を有す
る。また,半導体装置8は,セラミック回路基板7とハ
ウジング83とからなる。
【0003】上記厚膜導体71は,例えば図7(A)に
示すごとく,金属粒子とガラス粉末と有機バインダーを
混合した導体ペースト901を印刷し,焼成することに
より形成されたものである。上記金属粒子としては,同
図(A)に示すごとく,例えば銀とパラジウムとを混合
したものが一般に用いられている。
【0004】一方,上記半導体素子4を厚膜導体71と
電気的に接続するに当たっては,ボンディングワイヤ3
を超音波により圧接接合する超音波ボンディング法が一
般に多く用いられている。該超音波ボンディング法にお
いては,ボンディングワイヤ3の接続性を向上させるた
めに,例えばエッチングにより上記厚膜導体71の表面
ガラス層を除去する方法が提案されている(例えば,特
開平2−52443号公報)。
【0005】
【解決しようとする課題】しかしながら,上記従来技術
には,次の問題点がある。即ち,上記厚膜導体71を形
成するにあたり,前記焼成の初期段階(例えば焼成温度
が700℃前後の低温時)においては,図7(B)に示
すごとく,焼成体91は,比較的低融点(960.5
℃)の銀同士の焼結及び銀とパラジウムとの合金化を生
じる。一方,パラジウムは比較的高融点(1552℃)
であるためパラジウム同士の焼成は生じない。そのた
め,焼成される厚膜導体の組成が不均一になり,パラジ
ウムの焼成による体積の減少のため,気孔931が多数
生じる。
【0006】一方,800℃以上の高温時には,図7
(C)に示すごとく,焼成体を形成する銀とパラジウム
とは,既に合金化し,高融点化しており,焼結緻密化の
原動力である拡散による移動が停滞し,粒成長が生じな
い。そのため,気孔931は,形成されたままとなる。
以上のように,図7(C)に示すごとく,通常の焼成温
度では焼成が不充分で銀とパラジウムの合金化は完了し
ているため,粒子間相互の原子移動拡散が起こり難く,
多数の気孔931が残存することになる。その結果,上
記厚膜導体71においては,図7(C)に示すごとく,
被膜表面711が緻密化せず凹凸状態930になる。そ
れ故,かかる厚膜導体71に対してボンディングワイヤ
3を直接接続しても,充分な接合力が得られず,半導体
装置8の信頼性が著しく失われることになる。
【0007】また,上記表面ガラスを除去する方法にお
いては,厚膜導体に気孔が多数存在するため,ボンディ
ングワイヤの接続性が充分でない。そこで,従来は,か
かる問題点を解消すべく,図6に示すごとく,上記厚膜
導体71上に金属パッド89を接合し,該金属パッド8
9上にボンディングワイヤ3を接合している。
【0008】しかしながら,上記従来の半導体装置8
は,上記金属パッド89を用いているため,セラミック
回路基板7及び装置全体が大型化し,コスト高となる。
本発明は,かかる従来の問題点に鑑みてなされたもの
で,ボンディングワイヤの接続性及び信頼性に優れ,か
つ小型化されて安価な,セラミック回路基板及び半導体
装置を提供しようとするものである。
【0009】
【課題の解決手段】本発明は,セラミック基板と,該セ
ラミック基板上に形成され,ボンディングワイヤを電気
的に接続するための厚膜導体と,半導体素子を搭載する
ための配線導体膜とを有するセラミック回路基板におい
て,上記ボンディングワイヤを電気的に接続するための
厚膜導体は,ボンディングワイヤを接続する上層導体と
下層導体との金属成分2層構造よりなり,上記上層導体
及び下層導体は,銀とパラジウムとを焼成合金化した銀
−パラジウム導体よりなり,上記下層導体は,少なくと
も銀を70重量%と,パラジウムを0〜30重量%含有
する焼成体よりなり,上記上層導体におけるパラジウム
の含有率は,上記下層導体のパラジウムの含有率よりも
5〜20重量%多いことを特徴とするセラミック回路基
板にある。
【0010】上記構成において,銀は粒径が0.1〜2
μmのものを用いることが好ましい。その理由は粒径が
0.1μm未満では,焼成時の収縮により,被膜に「ち
ぢれ」現象を生じ易く,一方2μmを越えると焼成後の
膜厚が厚くなり過ぎてコスト高不利となる。また,上記
上層導体の銀は,略球形状であることが好ましい。その
理由は,比表面積を出来るだけ小さくして,厚膜導体を
形成するための導体ペースト中のビヒクル吸着量を減ら
し導電性物質,例えば銀の含有率を高めるためである。
これにより,緻密な焼成膜が得られる。
【0011】上記銀−パラジウム導体は,一般に銀とパ
ラジウムとの混合体よりなる導体組成物を焼成してな
る。導体組成物には,上記銀とパラジウムの他に,ビヒ
クルを含有する。また,後述するごとく,ガラス粉末
(フリット),各種の無機酸化物粉末を含有することも
ある。
【0012】上記上層導体及び下層導体は,上記上層導
体とは銀とパラジウムとの配合割合が異なる導体組成物
を用いて形成する。即ち,上層導体におけるパラジウム
の含有率は,下層導体のパラジウムの含有率よりも5〜
20重量%多い。パラジウムとの含有率の差が5重量%
未満であると上層導体において緻密化の効果がなく,ボ
ンディングワイヤの接続性及び信頼性が向上しない。
【0013】一方,20重量%を越えるとパラジウムの
急激な拡散の進行に伴う,いわゆるカーケンダル効果に
より上層導体と下層導体の層間に気孔が生じ易くなる。
そのため,導体膜のセラミック回路基板に対する密着強
度が著しく劣化し,信頼性が低下する。下層導体を構成
する銀は,70重量%以上で,パラジウムは0〜30重
量%であることが好ましい。銀が70重量%未満である
と,下層導体自体が粗い構造となり,パラジウムが30
重量%を越えると,下層導体自体が粗い構造となる。
【0014】上記導体組成物は,例えばエチルセルロー
スのターピネオール溶液をビヒクルとして用い,これに
銀とパラジウムとを添加混合して,導体ペーストにす
る。そして,該導体ペーストを,セラミック基板上に,
例えばスクリーン印刷によりパターン形成する。その
後,例えばピーク温度が約850℃の比較的低温のベル
ト炉内で焼成する。これにより,厚膜導体が得られる。
【0015】上記厚膜導体をセラミック基板上に形成す
る場合には,下層導体とセラミック基板との密着力を向
上させるために,厚膜導体を形成するための導体ペース
ト中にガラス粉末,酸化ビスマス,ニッケル化合物,亜
鉛化合物等の無機酸化物粉末を若干含有させることが好
ましい。
【0016】一方,実施例1に示すごとく,上層導体を
形成する場合には,必ずしも上記ガラス粉末,無機酸化
物粉末を含有させる必要はない。焼成時において,金属
同士の凝固が起こることにより,上層導体と下層導体と
の密着力が向上するからである。また,上記セラミック
回路基板の配線導体膜上には,半導体素子を搭載し,こ
の半導体素子と厚膜導体中の上層導体との間をボンディ
ングワイヤにより電気的に接続し,半導体装置を構成す
る。
【0017】上記ボンディングワイヤを接続する方法と
しては,例えば超音波ボンディング法,熱圧着法,サー
モソニックボンディング法を用いる。上記ボンディング
ワイヤとしては,例えばアルミニウム,金などのワイヤ
(細線)を用いる。そして,半導体素子としての半導体
チップ或いは他の端子等を,ボンディングワイヤを介し
て上記厚膜導体と電気的に接続する。
【0018】
【作用及び効果】本発明のセラミック回路基板において
は,厚膜導体は上記銀−パラジウム導体からなる導体組
成物を焼成したものであって,上層導体と下層導体によ
り形成されている。また,厚膜導体形成の上記焼成時の
上層導体と下層導体においては,銀とパラジウムとの配
合割合がそれぞれ異なる。そして,パラジウム含有率
は,下層導体よりも上層導体の方が多い。
【0019】そのため,焼成時の高温時においても,パ
ラジウムは,上層導体より下層導体へその拡散を絶えず
続けることになる。その結果,銀とパラジウム粒子間相
互の原子移動を促す。そのため,上層導体の焼結緻密化
が促進され,気孔の発生は減少する。それ故,焼結後は
気孔が少なく,表面の凹凸が少ない厚膜導体が得られる
(図2(B),(C)参照)。したがって,上層導体と
ボンディングワイヤとの結合力が向上し,そのため,ボ
ンディングワイヤとの接続性及び信頼性が向上する。
【0020】また,上記セラミック回路基板の配線導体
膜上に半導体素子を搭載し,ボンディングワイヤにより
電気的に接続してなる半導体装置においては,従来例の
ごとく,厚膜導体上に金属パッド(図6の符号89)を
接合する必要がない。そのため,セラミック回路基板及
び半導体装置が小型化し,安価になる。それ故,本発明
によれば,ボンディングワイヤの接続性及び信頼性に優
れ,かつ小型化されて安価な,セラミック回路基板及び
半導体装置を提供することができる。
【0021】
【実施例】実施例1 本発明の実施例にかかるセラミック回路基板につき,図
1,図3を用いて説明する。本例のセラミック回路基板
は,図1,図3に示すごとく,セラミック基板21と,
この上に形成され,ボンディングワイヤ3を電気的に接
続するための厚膜導体1と,半導体素子4を搭載するた
めの配線導体膜5とを有する。上記厚膜導体1は,ボン
ディングワイヤ3を接続する上層導体11と,セラミッ
ク基板21に接合する下層導体12とよりなる。上層導
体11及び下層導体12は,銀とパラジウムとを焼成合
金化した銀−パラジウム導体よりなり,上層導体11に
おけるパラジウムの含有率は,下層導体12におけるパ
ラジウムの含有率よりも5〜20重量%多い。
【0022】上記銀は,0.1〜2μmの粒径を有す
る。また,パラジウムは0.05〜0.1μmの粒径を
有する。上記導体組成物は,銀80〜70重量%と,パ
ラジウム20〜30重量%を混合してなる。上記導体組
成物は,上層導体を形成するためのものと,下層導体を
形成するためのものと,次に示すごとく,配合割合が異
なる。
【0023】即ち,下層導体を形成する導体組成物は,
銀を80重量%と,パラジウムを20重量%とを混合し
てある。そして,これらの金属混合物100重量部に対
し,酸化ビスマス6.0重量%と,ガラス粉末(フリッ
ト)2.0重量%と,亜鉛化合物1.0重量%と,ニッ
ケル化合物1.0重量%を加える。また,これらの導体
組成物に,エチルセルロースのターピネオール溶液をビ
ヒクルとして混合し,導体ペーストを作成する。
【0024】一方,上層導体を形成する導体組成物は,
銀を80〜40重量%と,パラジウムを20〜60重量
%とを混合し,これに上記ビヒクルを混合し,導体ペー
ストを作成する。上記銀は,例えば平均粒径が約1μm
の球形状よりなる。これにより,銀の比表面積が小さく
なり,後述の導体ペースト中のビヒクル吸着量が減少し
て導電性物質である銀の含有率が高くなる。
【0025】ここで,上記導体組成物10を用いて上層
導体11と,下層導体12との2層構造導体を形成する
方法につき述べる。まず,図1に示すごとく,下層導体
12を形成するための導体ペーストを,セラミック基板
21上に,スクリーン印刷により塗布し,ピーク温度8
50℃のベルト式焼成炉内で焼成する。次に,上層導体
11を形成するための導体ペーストをこの上に同様に印
刷し,焼成して,2層よりなる厚膜導体1を得る。
【0026】更に,セラミック回路基板2には,図1に
示すごとく,厚膜導体1のほかに,半導体素子4を搭載
するための配線導体膜5を有する。該配線導体膜は,上
記下層導体12用の組成物からなる導体ペーストを用い
るか,或いは銀又は銀−白金,金等の導体組成物を用い
てパターン回路を形成し焼成してなる。次に,同図に示
すごとく,上記配線導体膜5上に半導体素子4を,半田
41により接合し固定する。また,半導体素子4は,ボ
ンディングワイヤ3を介して,上記上層導体11に電気
的に接続する。
【0027】上記ボンディングワイヤ3としては,直径
が約250μmのアルミニウムワイヤを用いる。また,
その接続方法としては,超音波ボンディング法を用い
る。その他は,従来と同様である。
【0028】次に,作用効果につき説明する。本例のセ
ラミック回路基板2においては,図2(C)に示すごと
く,セラミック基板21上に,上層導体11,下層導体
12よりなる厚膜導体1が導体組成物10を焼成して形
成してある。また導体組成物10は,比較的高融点の金
属であるパラジウム(融点1552℃)と,比較的低融
点の金属である銀(融点960.5℃)との混合物より
なる。また,図2(A)に示すごとく,上層導体形成部
111には下層導体形成部112に比較して,パラジウ
ムが約10重量%も多く含有されている。
【0029】これにより,気孔が少なく,緻密で凹凸の
少ない導体膜が形成される。その理由は,図7(C)に
示すごとく,導体組成物10中において,パラジウムが
上層導体11より下層導体12へ拡散を絶えず継続する
からである。即ち,図2(B),(C)に示すごとく,
一旦気孔13は生じるが,比較的高温になった段階にお
いても,上層導体11よりパラジウムが下層導体12に
絶えず拡散し,原子移動が促進される。
【0030】その結果,図2(C)に示すごとく,焼結
の緻密化が促進され,上層導体11は気孔13を生じる
ことが少ない。そのため,緻密な厚膜導体1としての上
層導体11が形成される。それ故,該上層導体11の表
面には,凹凸を生じ難い。したがって,厚膜導体1とボ
ンディングワイヤ3との結合力が向上し,ボンディング
ワイヤ3の接続性及び信頼性に優れることになる。
【0031】実施例2 本例は,図3,図4に示すごとく,上記実施例1に示し
たセラミック回路基板2の配線導体膜5上に半導体素子
4を搭載し,半導体素子4と上層導体11とをワイヤボ
ンディングして,半導体装置1Aを構成したものであ
る。また,その接続性及び信頼性を評価するためのピー
ル強度を測定した。その他は,実施例1と同様である。
半導体装置1Aは,図3に示すごとく,セラミック回路
基板2と,該セラミック回路基板2を囲むハウジング2
2とよりなる。
【0032】セラミック回路基板2は,セラミック基板
21と,この上に形成されボンディングワイヤ3を電気
的に接続するための厚膜導体1と,半導体素子4を搭載
するための配線導体膜5と,回路素子40とを有する。
厚膜導体1は上層導体11と下層導体12とからなる
(図1参照)。ここで,図4は,本発明装置におけるボ
ンディングワイヤ3の接続性及び信頼性と,厚膜導体の
気孔率の測定結果を示したグラフである。
【0033】図4に示すごとく,本発明の厚膜導体A2
の気孔率は約10%であった。これに対し,比較例のセ
ラミック回路基板の厚膜導体B2は,気孔率が約23%
であった。上記本発明及び比較例の,上下における銀,
パラジウムの配合割合(重量比)は同図に示した。な
お,この気孔率は,厚膜導体の全表面積に対する,気孔
の体積が占める面積割合を示したものである。
【0034】一方,本発明の厚膜導体A1に対するボン
ディングワイヤ3の接続性及び信頼性は,図4に示すご
とく,100%であった。これに対し,比較例の厚膜導
体B1は約80%であった。ここに接続性,信頼性は,
ボンディングワイヤ3のピール評価時の破壊モードを基
準にして評価した値である。図4より知られるごとく,
本発明によれば,ボンディングワイヤの接続性及び信頼
性に優れた,セラミック回路基板及び半導体装置を得る
ことができる。
【0035】実施例3 本例は,図5に示すごとく,銀とパラジウムとの配合割
合が異なる各種の上層導体を形成し,実施例2と同様の
測定を行ったものである。その他は,実施例2と同様で
ある。上記上層導体は,図5及び表1に示すごとく,実
験No.E1よりE6まで,それぞれ銀とパラジウムと
の配合割合(重量比)を異にしている。一方,下層導体
は,E1〜E6のいずれも,銀80重量%と,パラジウ
ム20重量%の割合よりなる導体組成物を用いている。
【0036】同図及び表1に示すごとく,E2〜E4
は,ボンディングワイヤの接続性及び信頼性が,いずれ
も95〜100%である。これに対し,E1は約80
%,E5及びE6は0%である。一方,厚膜導体の気孔
率は,E2〜E4がいずれも約10〜13%で良好であ
る。これに対し,実施例1は約2%で良,E5及びE6
は25〜30%で不良である。これは,上層導体のパラ
ジウムの含有率が,下層導体のパラジウムの含有率より
も20重量%を越えると,パラジウムの急激な拡散の進
行に伴う,いわゆるカーケンダル効果により気孔が生ず
るためである。
【0037】以上の結果より知られるごとく,本発明に
かかるE2〜E4は,ボンディングワイヤの接続性及び
信頼性に優れると共に,厚膜導体の気孔率は少なく緻密
化に優れている。なお,上記実施例において下層導体
は,銀とパラジウムとの合金を採用したが,本発明は,
これに限られるものではなく,下層導体は銀のみ又は銀
とパラジウムとの合金であっても良い。即ち,上層導体
のパラジウム含有量が,下層導体のパラジウム含有量よ
り多ければ良いのである。
【0038】
【表1】
【図面の簡単な説明】
【図1】実施例1にかかるセラミック回路基板の側面
図。
【図2】実施例1における,上層導体と下層導体の焼成
過程を示す説明図。
【図3】実施例2にかかる半導体装置の斜視図。
【図4】実施例2における,ボンディングワイヤの接続
性及び信頼性,厚膜導体の気孔率を示すグラフ。
【図5】実施例3における,ボンディングワイヤの接続
性及び信頼性,厚膜導体の気孔率を示すグラフ。
【図6】従来の半導体装置の斜視図。
【図7】従来の厚膜導体の焼成過程を示す説明図。
【符号の説明】
1...厚膜導体, 10...導体組成物, 11...上層導体, 110...銀, 12...下層導体, 120...パラジウム, 2...セラミック回路基板, 21...セラミック基板, 3...ボンディングワイヤ, 4...半導体素子, 5...配線導体膜,

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 セラミック基板と,該セラミック基板上
    に形成され,ボンディングワイヤを電気的に接続するた
    めの厚膜導体と,半導体素子を搭載するための配線導体
    膜とを有するセラミック回路基板において, 上記ボンディングワイヤを電気的に接続するための厚膜
    導体は,ボンディングワイヤを接続する上層導体と下層
    導体との金属成分2層構造よりなり, 上記上層導体及び下層導体は,銀とパラジウムとを焼成
    合金化した銀−パラジウム導体よりなり, 上記下層導体は,少なくとも銀を70重量%と,パラジ
    ウムを0〜30重量%含有する焼成体よりなり, 上記上層導体におけるパラジウムの含有率は,上記下層
    導体のパラジウムの含有率よりも5〜20重量%多いこ
    とを特徴とするセラミック回路基板。
  2. 【請求項2】 請求項1に示したセラミック回路基板の
    配線導体膜上に半導体素子を搭載してなることを特徴と
    する半導体装置。
JP4177594A 1992-06-11 1992-06-11 セラミック回路基板及び半導体装置 Pending JPH05343460A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4177594A JPH05343460A (ja) 1992-06-11 1992-06-11 セラミック回路基板及び半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4177594A JPH05343460A (ja) 1992-06-11 1992-06-11 セラミック回路基板及び半導体装置

Publications (1)

Publication Number Publication Date
JPH05343460A true JPH05343460A (ja) 1993-12-24

Family

ID=16033728

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4177594A Pending JPH05343460A (ja) 1992-06-11 1992-06-11 セラミック回路基板及び半導体装置

Country Status (1)

Country Link
JP (1) JPH05343460A (ja)

Similar Documents

Publication Publication Date Title
KR100908985B1 (ko) 세라믹 전자부품 및 그 제조방법
JP3423855B2 (ja) 電子部品搭載用構造体および電子部品の実装方法
JP3237258B2 (ja) セラミック多層配線基板
US4517252A (en) Pre-alloyed thick film conductor for use with aluminum wire bonding and method of bonding
JPH07193372A (ja) セラミック多層配線基板およびその製造法並びにセラミック多層配線基板用導電材料
JP3756283B2 (ja) 窒化アルミ基板用銅導体ペースト及び窒化アルミ基板
JPH05343460A (ja) セラミック回路基板及び半導体装置
JP3167796B2 (ja) セラミックス回路基板
JP3105355B2 (ja) セラミック回路基板及び半導体装置
JPH10233119A (ja) 銅導体ペースト及び該銅導体ペーストを印刷した基板
JPH1177371A (ja) 半田材料並びにプリント配線板及びその製造方法
JPH0737420A (ja) 導体ペースト組成物及びそれを用いた回路基板
JP2004327945A (ja) セラミック電子回路部品
JPH0774445A (ja) 厚膜導体およびその製造方法
JP3450119B2 (ja) メタライズ組成物及びそれを用いた配線基板
JPH0760872B2 (ja) 半導体装置及びその製造方法
JP3134234B2 (ja) メタライズ基板及びその製造方法
JP2633879B2 (ja) 非酸化物系セラミックス用導体ペースト組成物
JPS58130590A (ja) セラミツク配線基板および該セラミツク配線基板を用いた厚膜ハイブリツドic
JPH05243420A (ja) 厚膜回路基板およびこれを用いた半導体装置
JP3512554B2 (ja) 配線基板
JPH06349316A (ja) 導電ペースト
JPH10303558A (ja) セラミック配線基板
JP3450111B2 (ja) メタライズ組成物及びそれを用いた配線基板
JPH0613734A (ja) 厚膜混成集積回路およびその製造方法