JPH0719205B2 - 連続デ−タ検出回路 - Google Patents
連続デ−タ検出回路Info
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- JPH0719205B2 JPH0719205B2 JP61151217A JP15121786A JPH0719205B2 JP H0719205 B2 JPH0719205 B2 JP H0719205B2 JP 61151217 A JP61151217 A JP 61151217A JP 15121786 A JP15121786 A JP 15121786A JP H0719205 B2 JPH0719205 B2 JP H0719205B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
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- General Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、複数の入力データに対応する複数の比較器
を用い、複数の比較器の出力に対応する入力データを連
続して比較器に加えたときだけ、出力が出る連続データ
検出回路についてのものである。
を用い、複数の比較器の出力に対応する入力データを連
続して比較器に加えたときだけ、出力が出る連続データ
検出回路についてのものである。
［従来の技術］ 連続データを検出するような従来技術としては、例えば
特開昭57−109047号公報などがある。
特開昭57−109047号公報などがある。
［発明が解決しようとする課題］ この従来技術には比較器、ラッチ回路、コンパレータ、
タイミング回路、カウンタ、セレクタ、FF（フリップフ
ロップ）などが必要であり、回路構成が複雑になる。
タイミング回路、カウンタ、セレクタ、FF（フリップフ
ロップ）などが必要であり、回路構成が複雑になる。
この発明は、比較器、FF、ゲートおよびパルス発生器を
採用することにより、前述の従来技術とは全く構成が異
なり、かつ構成の簡単な連続データ検出回路の提供を目
的とする。
採用することにより、前述の従来技術とは全く構成が異
なり、かつ構成の簡単な連続データ検出回路の提供を目
的とする。
［課題を解決するための手段］ この目的を達成するため、この発明では、第１のデータ
と第２のデータを記憶し、アドレスを入力データ11から
加えられる比較器１と、比較器１からの第１のデータを
入力とするFF2と、比較器１からの第２のデータとFF2の
出力を入力とするゲート３と、ゲート３の出力を入力と
するFF4と、入力データ11に同期し、比較器１の動作時
間だけ入力データ11より遅れたシフトパルスを発生する
パルス発生器５とを備える。
と第２のデータを記憶し、アドレスを入力データ11から
加えられる比較器１と、比較器１からの第１のデータを
入力とするFF2と、比較器１からの第２のデータとFF2の
出力を入力とするゲート３と、ゲート３の出力を入力と
するFF4と、入力データ11に同期し、比較器１の動作時
間だけ入力データ11より遅れたシフトパルスを発生する
パルス発生器５とを備える。
［作用］ 第１のデータと第２のデータに対応する入力データ11を
比較器１のアドレスに加え、パルス発生器５のシフトパ
ルスをFF2とFF4に加えると、第１のデータと第２のデー
タが連続して出力したことをFF4の出力で保持する。
比較器１のアドレスに加え、パルス発生器５のシフトパ
ルスをFF2とFF4に加えると、第１のデータと第２のデー
タが連続して出力したことをFF4の出力で保持する。
［実施例］ 次に、この発明による連続データ検出回路の構成を第１
図により説明する。第１図の１は比較器、２はFF、３は
ゲート、４はFF、５はパルス発生器、11は入力データ、
12は出力端子である。
図により説明する。第１図の１は比較器、２はFF、３は
ゲート、４はFF、５はパルス発生器、11は入力データ、
12は出力端子である。
第１図の比較器１にはメモリを使用した場合を例示して
いるが、比較器１にコンパレータを使用してもよい。比
較器１には、少なくとも第１のデータと第２のデータを
記憶させておき、入力データ11を比較器１のアドレス入
力として比較器１に加える。
いるが、比較器１にコンパレータを使用してもよい。比
較器１には、少なくとも第１のデータと第２のデータを
記憶させておき、入力データ11を比較器１のアドレス入
力として比較器１に加える。
次に、比較器１の記憶状態を第２図により説明する。第
２図の比較器１のアドレスには「０」、「１」、……、
「15」がアリ、第２図の例ではアドレス「13」に対応す
る入力データ11が比較器１に入ると比較器１の出力端子
1aから第１のデータが出る。アドレス「15」に対応する
入力データ11が比較器１に入ると比較器１の出力端子1b
から第２のデータが出る。
２図の比較器１のアドレスには「０」、「１」、……、
「15」がアリ、第２図の例ではアドレス「13」に対応す
る入力データ11が比較器１に入ると比較器１の出力端子
1aから第１のデータが出る。アドレス「15」に対応する
入力データ11が比較器１に入ると比較器１の出力端子1b
から第２のデータが出る。
第１図のFF2には、比較器１の出力端子1aからの出力がF
F2のＤ端子に加えられる。FF2とFF4のＴ端子には、パル
ス発生器５の出力パルスが加えられる。
F2のＤ端子に加えられる。FF2とFF4のＴ端子には、パル
ス発生器５の出力パルスが加えられる。
パルス発生器５の出力パルスは入力データ11に同期し、
比較器１の動作時間だけ入力データ11から遅れたシフト
パルスを発生する。
比較器１の動作時間だけ入力データ11から遅れたシフト
パルスを発生する。
なお、パルス発生器５の代わりに、入力データ11に書き
込む信号を分岐し、この分岐出力を遅延回路を通すこと
により、シフトパルスを構成してもよい。
込む信号を分岐し、この分岐出力を遅延回路を通すこと
により、シフトパルスを構成してもよい。
ゲート３には比較器１からの第２のデータとFF2の出力
に加えられ、ゲート３の出力はFF4のＤ端子に入る。
に加えられ、ゲート３の出力はFF4のＤ端子に入る。
次に、第１図のタイムチャートを第３図に示す。
第３図（ア）は入力データの波形図であり、Ａが比較器
１のアドレス「13」に対応するデータであり、Ｂが比較
器１のアドレス「15」に対応するデータとする。
１のアドレス「13」に対応するデータであり、Ｂが比較
器１のアドレス「15」に対応するデータとする。
第３図（イ）は比較器１の出力端子1aの出力波形図であ
り、第３図（ウ）は比較器１の出力端子1bの出力波形図
である。
り、第３図（ウ）は比較器１の出力端子1bの出力波形図
である。
第３図（エ）はFF2とFF4のＴ端子に加えられるパルス発
生器５の出力パルスの波形図であり、第３図（ア）に同
期するが、第３図（ア）から比較器１の動作時間だけ遅
れている。
生器５の出力パルスの波形図であり、第３図（ア）に同
期するが、第３図（ア）から比較器１の動作時間だけ遅
れている。
第３図（オ）はFF2の出力波形図であり、第３図（イ）
の波形がFF2に加えられるとともに、第３図（エ）のパ
ルスで第３図（イ）の波形がFF2の出力に伝達される。
の波形がFF2に加えられるとともに、第３図（エ）のパ
ルスで第３図（イ）の波形がFF2の出力に伝達される。
第３図（カ）はゲート３の出力波形図であり、第３図
（ウ）と第３図（オ）の波形でゲート３はオンになる。
（ウ）と第３図（オ）の波形でゲート３はオンになる。
第３図（キ）はFF4の出力波形図であり、比較器１のア
ドレス「13」に対応する入力データ11と、比較器１のア
ドレス「15」に対応する入力データ11が連続して加えら
れると、FF4から出力が出る。これ以外の順序で入力デ
ータ11が比較器１に加えられても、FF4からは出力が出
ない。すなわち、FF4の出力で連続データを検出するこ
とができる。
ドレス「13」に対応する入力データ11と、比較器１のア
ドレス「15」に対応する入力データ11が連続して加えら
れると、FF4から出力が出る。これ以外の順序で入力デ
ータ11が比較器１に加えられても、FF4からは出力が出
ない。すなわち、FF4の出力で連続データを検出するこ
とができる。
次に、入力データ11が３個連続する場合の第１図の実施
例の回路図を第４図に示す。第４図の６は比較器、７は
FF、８はゲートであり、その他は第１図と同じである。
第４図の場合も、比較器として比較器を使用した場合が
例示されている。
例の回路図を第４図に示す。第４図の６は比較器、７は
FF、８はゲートであり、その他は第１図と同じである。
第４図の場合も、比較器として比較器を使用した場合が
例示されている。
比較器６には、３個の出力端子6a〜6cがあり、端子6cの
出力がゲート８に加えられる。
出力がゲート８に加えられる。
第４図の出力端子6a・6bは第１図の出力端子1a・1bと同
じものである。
じものである。
第４図のように構成すれば、第１図の場合と同じよう
に、入力データ11が３個連続して比較器６に加えられた
場合に、出力が出るようにすることができる。
に、入力データ11が３個連続して比較器６に加えられた
場合に、出力が出るようにすることができる。
以下、同じような構成を追加していけば、３個以上の入
力データについても、連続性を検出することができる。
力データについても、連続性を検出することができる。
次に、第１図の他の実施例の構成を第５図により説明す
る。第５図の９はセレクタであり、その他は第１図と同
じである。
る。第５図の９はセレクタであり、その他は第１図と同
じである。
第５図のセレクタ９には、9aと9bの２つの入力端子があ
り、セレクタ９への制御入力13により、セレクタ９のど
ちらかの入力端子の入力を出力端子12から取り出す。
り、セレクタ９への制御入力13により、セレクタ９のど
ちらかの入力端子の入力を出力端子12から取り出す。
第５図では、FF2の出力を入力端子9aに接続しており、F
F4の出力を入力端子9bに接続している。
F4の出力を入力端子9bに接続している。
セレクタ９を制御して、出力端子12からFF2の出力を出
せば、入力データ11の中に第１のデータに対応するもの
があったことを検出することができる。
せば、入力データ11の中に第１のデータに対応するもの
があったことを検出することができる。
また、セレクタ９を制御して、出力端子12からFF4の出
力を出せば、第１のデータを第２のデータに対応する入
力データ11が連続して比較器１に加えられたことを知る
ことができる。
力を出せば、第１のデータを第２のデータに対応する入
力データ11が連続して比較器１に加えられたことを知る
ことができる。
このように、セレクタ９を制御することにより、特定デ
ータが比較器１に供給されたことと、特定データが連続
して比較器１に供給されたことをそれぞれ分けて検出す
ることができる。
ータが比較器１に供給されたことと、特定データが連続
して比較器１に供給されたことをそれぞれ分けて検出す
ることができる。
第５図は、第１図に対応する場合であるが、第５図を第
４図のような３個以上のFFに対応させて構成することも
できる。
４図のような３個以上のFFに対応させて構成することも
できる。
［発明の効果］ この発明によれば、特定の入力データが連続して比較器
に加えられたときだけ、最後のFFから出力が出るので、
入力データの連続性を確実に検出することができる。
に加えられたときだけ、最後のFFから出力が出るので、
入力データの連続性を確実に検出することができる。
第１図はこの発明による連続データ検出回路の構成図、
第２図は第１図の比較器１の記憶状態説明図、第３図は
第１図のタイムチャート、第４図は第１図の実施例の回
路図、第５図は第１図の他の実施例の構成図である。 １……比較器、２……FF、３……ゲート、４……FF、５
……パルス発生器、６……比較器、７……FF、８……ゲ
ート、９……セレクタ、11……入力データ、12……出力
端子。
第２図は第１図の比較器１の記憶状態説明図、第３図は
第１図のタイムチャート、第４図は第１図の実施例の回
路図、第５図は第１図の他の実施例の構成図である。 １……比較器、２……FF、３……ゲート、４……FF、５
……パルス発生器、６……比較器、７……FF、８……ゲ
ート、９……セレクタ、11……入力データ、12……出力
端子。
Claims (1)
- 【請求項１】第１のデータと第２のデータを記憶する比
較器と、 前記比較器からの第１のデータを入力とする第１のFF
と、 前記比較器からの第２のデータと第１のFFの出力を入力
とするゲートと、 前記ゲート出力を入力とする第２のFFと、 入力データに同期し、前記比較器の動作時間だけ前記入
力データより遅れたシフトパルスを第１のFFのＴ端子と
第２のFFのＴ端子に加えるパルス発生器とを備え、 第１のデータと第２のデータに対応する前記入力データ
を連続して前記比較器に加えたときだけ第２のFFの出力
が出ることを特徴とする連続データ検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151217A JPH0719205B2 (ja) | 1986-06-27 | 1986-06-27 | 連続デ−タ検出回路 |
| US07/065,543 US4829461A (en) | 1986-06-27 | 1987-06-23 | Apparatus for detecting sequential data string |
| IT21078/87A IT1205198B (it) | 1986-06-27 | 1987-06-26 | Apparecchiatura per rilevare stringhe di dati sequenziali |
| AU74789/87A AU592882B2 (en) | 1986-06-27 | 1987-06-26 | Apparatus for detecting sequential data string |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151217A JPH0719205B2 (ja) | 1986-06-27 | 1986-06-27 | 連続デ−タ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS638823A JPS638823A (ja) | 1988-01-14 |
| JPH0719205B2 true JPH0719205B2 (ja) | 1995-03-06 |
Family
ID=15513801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61151217A Expired - Fee Related JPH0719205B2 (ja) | 1986-06-27 | 1986-06-27 | 連続デ−タ検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4829461A (ja) |
| JP (1) | JPH0719205B2 (ja) |
| AU (1) | AU592882B2 (ja) |
| IT (1) | IT1205198B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3923727A1 (de) * | 1989-07-18 | 1991-01-31 | Wandel & Goltermann | Verfahren zum auffinden eines vorgegebenen bitmusters in einer bitfolge |
| WO1991004527A1 (en) * | 1989-09-14 | 1991-04-04 | Megaword International Pty. Ltd. | A search method and circuit |
| US6792061B1 (en) * | 2000-08-21 | 2004-09-14 | Bitblitz Communications, Inc. | High-speed bit-pattern detector |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563433A (en) * | 1978-11-08 | 1980-05-13 | Hitachi Ltd | Comparator |
| DE3065257D1 (en) * | 1979-05-25 | 1983-11-17 | Lucas Ind Plc | Missing pulse detector |
| EP0020070B1 (en) * | 1979-05-25 | 1984-03-14 | LUCAS INDUSTRIES public limited company | Circuit for distinguishing specific pulse patterns in a pulse train |
| NL7905968A (nl) * | 1979-08-03 | 1981-02-05 | Philips Nv | Werkwijze voor het detecteren van een digitaal code- woord en codedetector voor het uitvoeren van de werkwijze. |
| JPS56120224A (en) * | 1980-02-28 | 1981-09-21 | Matsushita Electric Works Ltd | Coincidence circuit for time sharing type counter |
| US4725812A (en) * | 1984-06-04 | 1988-02-16 | Siemens Aktiengesellschaft | Circuit arrangement for identifying specific bit patterns, particularly bit patterns forming synchronization signals and check loop signals and appearing as serial binary signals |
| DE3474394D1 (en) * | 1984-06-29 | 1988-11-03 | Ibm | Method and arrangement for detecting a particular bit configuration in a serial bit stream |
| US4728925A (en) * | 1985-07-03 | 1988-03-01 | Tektronix, Inc. | Data communications analyzer |
| CA1271231A (en) * | 1985-10-29 | 1990-07-03 | Her Majesty The Queen, In Right Of Canada, As Represented By The Ministe R Of National Defence | High speed digital direct access filter for tracking or excision of parametric signal data |
-
1986
- 1986-06-27 JP JP61151217A patent/JPH0719205B2/ja not_active Expired - Fee Related
-
1987
- 1987-06-23 US US07/065,543 patent/US4829461A/en not_active Expired - Fee Related
- 1987-06-26 AU AU74789/87A patent/AU592882B2/en not_active Ceased
- 1987-06-26 IT IT21078/87A patent/IT1205198B/it active
Also Published As
| Publication number | Publication date |
|---|---|
| AU592882B2 (en) | 1990-01-25 |
| US4829461A (en) | 1989-05-09 |
| IT8721078A0 (it) | 1987-06-26 |
| IT1205198B (it) | 1989-03-15 |
| AU7478987A (en) | 1988-01-07 |
| JPS638823A (ja) | 1988-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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