KR970005808Y1 - 주파수 분주회로 - Google Patents
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- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
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Abstract
요약 없음.
Description
제1도는 종래 주파수 분주회로도
제2도는 제1도의 동작 파형도
제3도는 본 고안 주파수 분주회로도
제4도는 본 고안의 동작 파형도
제5도는 본 고안에 있어서, 멀티플렉서의 입/출력 조합을 나타낸 진리표
*도면의 주요부분에 대한 부호의 설명*
FF1, FF2 : 제1, 제2플립플롭NAND1 : 낸드게이트
NOT1, NOT2 : 제1, 제2인버터XNOR1 : 배타적노아게이트
MUX1 : 멀티플렉서NOR1 : 노아게이트
LED1 : 발광다이오드100 : 등간격지연부
200 : 파형발생검출부
본 고안은 주파수 분주회로에 관한 것으로, 특히 주파수를 3분주한후, 그 3분주된 파형을 등간격으로 지연시켜 이를 선택하여 출력할 수 있게함과 아울러 플립플롭의 파형발생 여부를 검출할 수 있도록 한 주파수 분주회로에 관한 것이다.
제1도는 종래 주파수 분주회로도로서, 이에 도시된 바와 같이 정출력(Q1)과 제2플립플롭(FF2)의 부출력(Q2)의 부정논리곱(NAND1)을 입력으로 하고 클럭(CK)신호에 동기되는 제1플립플롭(FF1)과, 상기 제1플립플롭(FF1)의 부출력(Q1)을 입력으로 하고 클럭(CK)신호에 동기되는 제2플립플롭(FF2)으로 구성된다.
이와 같이 구성된 종래 회로의 작용에 관하여 첨부한 제2도를 참조하여 설명하면 다음과 같다.
먼저, 제2도의 (가)에 도시한 바와 같은 클럭(CK)신호가 제1플립플롭(FF1)과 제2플립플롭(FF2)에 동시에 입력된다.
이에 따라 제1플립플롭(FF1)은 정출력(Q1)과 제2플립플롭(FF2)의 부출력(Q2)을 부정논리곱한 앤드게이트(NAND1)의 출력을 입력으로 받아 출력단자(Q1)를 통해 제2도의 (나)에 도시한 바와 같은 파형의 신호를 출력한다.
상기 제1플립플롭(FF1)의 정출력(Q1) 신호를 입력으로 하고 상기 클럭(CK)신호를 입력받은 제2플립플롭(FF2)은 출력단자(Q2)를 통해 제2도의 (다)에 도시한 바와 같은 파형의 신호를 출력한다. 이때, 출력파형으로는 제2플립플롭(FF2)의 부출력(Q2)을 사용한다.
이에 설명한 바와 같이 종래의 회로는 3분주된 파형을 등간격으로 지연시켜 선택할 수 없고, 또한 플립플롭의 파형발생 유/무를 자체적으로 확인할 수 없는 문제점이 있었다.
본 고안의 목적은 이러한 종래의 문제점을 해결하기 위해 3분주된 파형을 등간격으로 지연시켜 그 지연된 파형을 선택하여 사용할 수 있고, 또한 플립플롭의 파형발생 유/무를 확인할 수 있는 주파수 분주회로를 제공하는데 있다.
상기 본 고안의 목적을 해결하기 위한 주파수 분주회로는 정출력과 제2플립플롭의 부출력의 부정논리곱을 입력으로 하고 클럭신호에 동기되는 제1플립플롭과, 상기 제1플립플롭의 부출력을 입력으로 하고 클럭신호에 동기되는 제2플립플롭과, 상기 제1플립플롭과 상기 제2플립플롭의 출력신호를 조합하여 등간격 지연된 3분주파형을 출력하는 등간격 지연부와, 상기 등간격지연부를 통한 3분주파형을 선택하여 출력하는 멀티플렉서와, 상기 등간격지연부의 출력파형을 감지하여 파형발생 이상 유/무를 검출하는 파형발생검출부로 구성한다.
이하, 본 고안의 작용 및 효과에 대하여 일실시예를 도시한 제3도 내지 제5도를 참조하여 상세히 설명하면 다음과 같다.
정출력(Q1)과 제2플립플롭(FF2)의 부출력(Q2)의 부정논리곱(NAND1)을 입력으로 하고 클럭(CK)신호에 동기되는 제1플립플롭(FF1)과, 상기 제1플립플롭(FF1)의 부출력(Q1)을 입력으로 하고 클럭(CK)신호에 동기되는 제2플립플롭(FF2)과, 상기 제1플립플롭(FF1)과 상기 제2플립플롭(FF2)의 출력신호를 조합하여 등간격 지연된 3분주파형을 출력하는 등간격지연부(100)와, 상기 등간격지연부(101)를 통한 3분주된 파형을 선택하여 출력하는 멀티플렉서(MUX1)와, 상기 등간격지연부(100)의 출력파형을 감지하여 파형발생 이상 유/무를 검출하는 파형발생검출부(200)로 구성한다.
상기 등간격지연부(100)는 상기 제1플립플롭(FF1)의 정출력(Q1)을 반전시키는 제1인버터(NOT1)와, 상기 제1플립플롭(FF1)의 부출력(Q1)과 상기 제2플립플롭(FF2)의 정출력(Q2)을 배타적 부정논리합하여 출력하는 배타적노아게이트(XNOR1)와, 상기 제2플립플롭(FF2)의 부출력(Q2)을 반전시키는 제2인버터(NOT2)로 구성한 것을 특징으로 한다.
상기 파형발생검출부(200)는 상기 제1 및 제2인버터(NOT1, NOT2)와 배타적노아게이트(XNOR1)의 출력신호를 부정논리합하여 출력하는 노아게이트(NOR1)와, 상기 노아게이트(NOR1)의 출력에 따라 온/오프되어 발광하는 발광다이오드(LED1)로 구성한 것을 특징으로 한다.
이와 같이 구성한 본 고안을 적용한 일실시예의 작용에 관하여 설명하면 다음과 같다.
먼저, 제4도의 (가)에 도시한 바와 같이 리세트신호(RESET)가 '하이'가 되면, 제4도의 (나)에 도시한 바와 같은 클럭(CK)신호가 제1플립플롭(FF1)과 제2플립플롭(FF2)에 동시에 입력된다.
이에 따라 제1플립플롭(FF1)은 정출력(Q1)과 제2플립플롭(FF2)의 부출력(Q2)을 부정논리곱한 앤드게이트(NAND1)의 출력을 입력으로 받아 제4도의 (바)에 도시한 바와 같은 파형의 정출력신호(Q1)를 출력한다.
상기 제1플립플롭(FF1)의 정출력(Q1)신호를 입력으로 하고 상기 클럭(CK)신호를 입력받은 제2플립플롭(FF2)은 제4도의 (다)에 도시한 바와 같은 파형의 정출력신호(Q2)를 출력하고, 부출력(Q2)으로는 제4도의 (사)에 도시한 바와 같은 파형의 신호를 출력한다.
이때, 제1인버터(NOT1)는 제1플립플롭(FF1)의 정출력신호(Q1)를 반전시켜 출력하고, 제2인버터(NOT2)는 제2플립플롭(FF2)의 부출력신호(Q2)를 반전시켜 출력한다.
그리고, 배타적노아게이트(XNOR1)는 제1플립플롭(FF1)의 부출력신호(Q1)와 제2플립플롭(FF2)의 정출력신호(Q2)를 배타적 부정논리합하여 제4도의 (라)에 도시한 바와 같은 파형의 신호를 출력한다.
이에 따라 멀티플렉서(MUX1)는 제2인버터(NOT2)와 배타적노아게이트(XNOR1)와 제1인버터(NOT1)에 의해 제4도의 (다)(라)(마)에 도시한 바와 같이 등간격지연된 3분주 파형을 입력받아 제5도에 도시한 바와 같은 단자(A, B)의 조합에 의해 어느 하나를 선택하여 출력한다.
한편, 노아게이트(NOR1)는 상기 제1 및 제2인버터(NOT1, NOT2)와 배타적노아게이트(XNOR1)의 등간격지연된 3분주 파형을 부정논리합하여 출력하는데, 3분주된 파형이 등간격 지연되어 있기 때문에 노아게이트(NOR1)의 출력신호는 항상 '하이' 상태에 있다. 따라서, 발광다이오드(LED1)는 항상 '오프' 상태에 있다.
이때, 상기 플립플롭(FF1, FF2)에 이상이 발생하여 출력신호가 제대로 출력되지 않으면 즉, 노아게이트(NOR1)의 입력중 어느하나 이상이 입력되지 않으면, 조합상태에 따라 '하이' 또는 '로우' 신호를 출력한다.
이에 따라 발광다이오드(LED1)는 상기 노아게이트(NOR1)의 출력이 '로우' 일때는 발광을 하고, '하이' 일때는 오프된다. 따라서 주기적으로 깜박거리거나, 완전히 온 상태에 있게 된다.
이와 같이 발광다이오드(LED1)의 발광상태로서 상기 플립플롭(FF1, FF2)의 파형발생 이상 유/무를 알 수 있다.
이상에서 상세히 설명한 바와 같이 본 고안은 3분주된 파형을 등간격으로 지연시켜 그 지연된 파형을 선택하여 사용할 수 있고, 또한 플립플롭의 출력상태를 가시적으로 확인할 수 있는 효과가 있다.
Claims (3)
- 정출력(Q1)과 제2플립플롭의 부출력의 부정논리곱을 입력으로 하고 클럭신호에 동기되는 제1플립플롭과, 상기 제1플립플롭의 부출력을 입력으로 하고 클럭신호에 동기되는 제2플립플롭과, 상기 제1플립플롭과 상기 제2플립플롭의 출력신호를 조합하여 등간격 지연된 3분주파형을 출력하는 등간격지연부와, 상기 등간격지연부를 통한 3분주된 파형을 선택하여 출력하는 멀티플렉서와, 상기 등간격지연부의 출력파형을 감지하여 파형발생 이상 유/무를 검출하는 파형발생검출부로 구성한 것을 특징으로 하는 주파수 분주회로
- 제1항에 있어서, 상기 등간격지연부는 상기 제1플립플롭의 정출력을 반전시키는 제1인버터와, 상기 제1플립플롭의 부출력과 상기 제2플립플롭의 정출력을 배타적부정논리합하여 출력하는 배타적노아게이트와, 상기 제2플립플롭의 부출력을 반전시키는 제2인버터로 구성한 것을 특징으로 하는 주파수 분주회로
- 제1항에 있어서, 상기 파형발생검출부는 상기 제1 및 제2인버터와 배타적노아게이트의 출력신호를 부정논리합하여 출력하는 노아게이트와, 상기 노아게이트의 출력에 따라 온/오프되어 발광하는 발광다이오드로 구성한 것을 특징으로 하는 주파수 분주회로
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019940033565U KR970005808Y1 (ko) | 1994-12-10 | 1994-12-10 | 주파수 분주회로 |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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| KR960025901U KR960025901U (ko) | 1996-07-22 |
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Family
ID=19400929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019940033565U KR970005808Y1 (ko) | 1994-12-10 | 1994-12-10 | 주파수 분주회로 |
Country Status (1)
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| KR (1) | KR970005808Y1 (ko) |
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1994
- 1994-12-10 KR KR2019940033565U patent/KR970005808Y1/ko not_active IP Right Cessation
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| KR960025901U (ko) | 1996-07-22 |
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